使用cpld的線陣ccd數(shù)據(jù)采集同步電路的制作方法
【專利摘要】本發(fā)明涉及一種數(shù)據(jù)采集電路，尤其是一種使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，屬于線陣CCD數(shù)據(jù)采集的【技術(shù)領(lǐng)域】。按照本發(fā)明提供的技術(shù)方案，所述使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，包括線陣CCD模塊；所述線陣CCD模塊的控制端與CPLD電路連接，線陣CCD模塊的輸出端通過(guò)AD轉(zhuǎn)換電路與FIFO數(shù)據(jù)緩存器連接，所述CPLD電路的輸出端還與AD轉(zhuǎn)換電路的控制端及FIFO數(shù)據(jù)緩存器的控制端連接，CPLD電路的輸入端與單片機(jī)電路連接，所述單片機(jī)電路與FIFO數(shù)據(jù)緩存器連接。本發(fā)明結(jié)構(gòu)緊湊，能實(shí)現(xiàn)對(duì)線陣CCD數(shù)據(jù)的采集，安全可靠。
【專利說(shuō)明】使用CPLD的線陣CCD數(shù)據(jù)采集同步電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種數(shù)據(jù)采集電路，尤其是一種使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，屬于線陣CCD數(shù)據(jù)采集的【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]CPLD (Complex Programmable Logic Device)是一種多用途、高密度的復(fù)雜可編程邏輯器件，具有設(shè)計(jì)方便靈活、易于修改等特點(diǎn)，其“可編程”的技術(shù)特性，使用戶可根據(jù)各自需要而自行構(gòu)造不同邏輯功能的數(shù)字集成電路。其借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜(“在系統(tǒng)”編程)將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。
[0003]CO) (charge coupled devices)是一種電荷稱合器件,線陣CO)具有體積小、分辨率高、穩(wěn)定性好、抗干擾能力強(qiáng)、測(cè)量誤差小等特點(diǎn)，應(yīng)用線陣CCD的關(guān)鍵是驅(qū)動(dòng)電路設(shè)計(jì)和數(shù)據(jù)采集方法。如何實(shí)現(xiàn)對(duì)CCD的數(shù)據(jù)進(jìn)行采集是現(xiàn)有技術(shù)的一個(gè)難題。
【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，其結(jié)構(gòu)緊湊，能實(shí)現(xiàn)對(duì)線陣CCD數(shù)據(jù)的采集，安全可靠。
[0005]按照本發(fā)明提供的技術(shù)方案，所述使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，包括線陣CCD模塊；所述線陣CCD模塊的控制端與CPLD電路連接，線陣CCD模塊的輸出端通過(guò)AD轉(zhuǎn)換電路與FIFO數(shù)據(jù)緩存器連接，所述CPLD電路的輸出端還與AD轉(zhuǎn)換電路的控制端及FIFO數(shù)據(jù)緩存器的控制端連接，CPLD電路的輸入端與單片機(jī)電路連接，所述單片機(jī)電路與FIFO數(shù)據(jù)緩存器連接。
[0006]所述AD轉(zhuǎn)換電路包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通過(guò)電容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通過(guò)電容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端與電阻R4的一端連接，電阻R4的另一端與電容C19的一端、電容C20的一端及芯片U5的VREF端連接，電容C19的另一端及電容C20的另一端均接地?’芯片U5的VINA端通過(guò)電阻R6與線陣CXD模塊的輸出端連接，芯片U5的CML端通過(guò)電容C15接地，芯片U5的CAPT端與電容C14的一端、電容C16的一端及電容C17的一端連接，電容C14的另一端接地；芯片U5的CAPB端與電容C17的另一端、電容C16的另一端及電容C18的一端連接，電容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通過(guò)電容C23接地。
[0007]所述CPLD電路包括芯片U3，所述芯片U3采用型號(hào)為EPM240的芯片。
[0008]所述單片機(jī)電路包括芯片U2，所述芯片U2采用型號(hào)為C8051F500的芯片，芯片U2的VIO端、VREGIN端與電容C7的一端、電容C8的一端以及+5V電壓連接，電容C7及電容C8的另一端接地，芯片U2的VDD端、VDDA端與電容C5的一端及電容C6的一端連接，電容C5的另一端及電容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTALl端與電阻R20的一端、電容C4的一端以及晶振Yl的一端連接，電容C4的另一端接地，晶振Yl的另一端與電容Cl的一端、電阻R20的另一端及芯片U2的P0.3/XTAL2端連接，電容Cl的另一端接地，芯片U2的P4.5端與發(fā)光二極管D2的陽(yáng)極端連接，發(fā)光二極管D2的陰極端通過(guò)電阻R21接地。
[0009]本發(fā)明的優(yōu)點(diǎn):使用復(fù)雜可編程邏輯器件輸出線陣CCD模塊的驅(qū)動(dòng)信號(hào)、AD轉(zhuǎn)換電路的控制信號(hào)和FIFO數(shù)據(jù)緩存器的寫入控制信號(hào)，線陣CCD模塊有效像素達(dá)2048個(gè)，最大驅(qū)動(dòng)頻率可達(dá)2MHz，CCD驅(qū)動(dòng)信號(hào)需嚴(yán)格的時(shí)序?qū)?yīng)關(guān)系，且AD轉(zhuǎn)換電路的采樣頻率必須與CCD采集數(shù)據(jù)的時(shí)序同步。采用FIFO數(shù)據(jù)緩存器依次存入AD轉(zhuǎn)換后的得到2048個(gè)CXD有效像素?cái)?shù)據(jù)，通過(guò)CPLD電路使FIFO數(shù)據(jù)緩存器存入數(shù)據(jù)與AD轉(zhuǎn)換電路輸出數(shù)據(jù)保持嚴(yán)格的同步，由于FIFO數(shù)據(jù)緩存器具有雙口輸入輸出、傳送速度快和先進(jìn)先出的特點(diǎn)，F(xiàn)IFO數(shù)據(jù)緩存器在CPLD電路的統(tǒng)一控制下可保證CXD高速采樣時(shí)的每個(gè)像素值經(jīng)高速AD轉(zhuǎn)換為數(shù)字信號(hào)后均準(zhǔn)確存入FIFO數(shù)據(jù)緩存器內(nèi)，數(shù)據(jù)采集過(guò)程完成后，單片機(jī)電路可隨時(shí)讀取已存入FIFO數(shù)據(jù)緩存器的2048個(gè)采樣數(shù)據(jù)，有效地解決了數(shù)據(jù)流的緩沖，能夠很好地滿足高速采集數(shù)據(jù)時(shí)對(duì)CCD驅(qū)動(dòng)和AD轉(zhuǎn)換控制的要求，安全可靠。
【專利附圖】

【附圖說(shuō)明】
[0010]圖1為本發(fā)明的結(jié)構(gòu)框圖。
[0011]圖2為本發(fā)明AD轉(zhuǎn)換電路的電路原理圖。
[0012]圖3為本發(fā)明CPLD電路的電路原理圖。
[0013]圖4為本發(fā)明單片機(jī)電路的電路原理圖。
[0014]附圖標(biāo)記說(shuō)明:1-單片機(jī)電路、2-CPLD電路、3-線陣CXD模塊、4_AD轉(zhuǎn)換電路及5-FIF0數(shù)據(jù)緩存器。
【具體實(shí)施方式】
[0015]下面結(jié)合具體附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。
[0016]如圖1所示:為了能通過(guò)CPLD實(shí)現(xiàn)對(duì)線陣CXD數(shù)據(jù)的采集，本發(fā)明包括線陣CXD模塊3 ;所述線陣CCD模塊3的控制端與CPLD電路2連接，線陣CCD模塊3的輸出端通過(guò)AD轉(zhuǎn)換電路4與FIFO (First Input First Output)數(shù)據(jù)緩存器5連接，所述CPLD電路2的輸出端還與AD轉(zhuǎn)換電路4的控制端及FIFO數(shù)據(jù)緩存器5的控制端連接，CPLD電路2的輸入端與單片機(jī)電路I連接，所述單片機(jī)電路I與FIFO數(shù)據(jù)緩存器5連接。
[0017]本發(fā)明實(shí)施例中，線陣C⑶模塊3采用索尼2048像素ILX554B線陣(XD，線陣CXD模塊3的驅(qū)動(dòng)需要兩個(gè)時(shí)鐘信號(hào)R0G、CLK，并需要滿足嚴(yán)格的時(shí)序關(guān)系，線陣CCD模塊3 —次需輸出2086個(gè)信號(hào)，但前33個(gè)和后6個(gè)是不準(zhǔn)確的信號(hào)，也就是無(wú)效信號(hào)，所以只取中間2048個(gè)像素信號(hào)進(jìn)行保存、處理。AD轉(zhuǎn)換電路4由一個(gè)時(shí)鐘信號(hào)AD_CLK來(lái)啟動(dòng)每次AD轉(zhuǎn)換，且AD轉(zhuǎn)換器輸出信號(hào)比輸入信號(hào)延遲三個(gè)時(shí)鐘周期。FIFO數(shù)據(jù)緩存器5則需要一個(gè)時(shí)鐘信號(hào)W啟動(dòng)每個(gè)數(shù)據(jù)的寫入，因AD轉(zhuǎn)換電路4輸出比輸入延遲3個(gè)時(shí)鐘周期，再加上線陣CXD模塊3輸出的33個(gè)無(wú)效信號(hào)，F(xiàn)IFO數(shù)據(jù)緩存器5時(shí)鐘總共要比CXD延遲36個(gè)周期。在具體實(shí)施時(shí)，通過(guò)對(duì)CPLD電路2產(chǎn)生以上各路控制信號(hào)并保持嚴(yán)格的時(shí)序關(guān)系，確保該電路將線陣CCD模塊3的2048個(gè)有效像素?cái)?shù)據(jù)準(zhǔn)確地采集、轉(zhuǎn)換和存儲(chǔ)。[0018]如圖2所示，所述AD轉(zhuǎn)換電路4包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通過(guò)電容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通過(guò)電容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端與電阻R4的一端連接，電阻R4的另一端與電容C19的一端、電容C20的一端及芯片U5的VREF端連接，電容C19的另一端及電容C20的另一端均接地；芯片U5的VINA端通過(guò)電阻R6與線陣CXD模塊(3)的輸出端連接，芯片U5的CML端通過(guò)電容C15接地，芯片U5的CAPT端與電容C14的一端、電容C16的一端及電容C17的一端連接，電容C14的另一端接地；芯片U5的CAPB端與電容C17的另一端、電容C16的另一端及電容C18的一端連接，電容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通過(guò)電容C23接地。
[0019]AD轉(zhuǎn)換器采用AD9220，該芯片是Analog Device公司的并行12bit ADC芯片，AD9220要正常工作，需要I個(gè)時(shí)鐘信號(hào)AD_CLK，(XD輸出信號(hào)的同時(shí)AD9220接收并進(jìn)行轉(zhuǎn)換，(XD (ILX554B)時(shí)鐘采用IMHz頻率，AD9220的時(shí)鐘必須和ILX554B線陣(XD的頻率一致，且AD9220的轉(zhuǎn)換信號(hào)輸出比信號(hào)輸入延遲三個(gè)周期。
[0020]本發(fā)明實(shí)施例中，使用FIFO數(shù)據(jù)緩存器5對(duì)AD轉(zhuǎn)換電路4輸出的數(shù)據(jù)進(jìn)行高速存儲(chǔ)，F(xiàn)IFO具有雙口輸入輸出、傳送速度快和先進(jìn)先出的特點(diǎn)，非常適合作為數(shù)據(jù)傳送不同層級(jí)之間的緩沖。在具體實(shí)施時(shí)，F(xiàn)IFO數(shù)據(jù)緩存器5采用IDT7203芯片，所述IDT7203芯片存取速度為50ns/次，容量大小為9bit*2048，由于AD轉(zhuǎn)換電路4為12位AD轉(zhuǎn)換，因此需要用兩片IDT7203構(gòu)成字寬擴(kuò)展方式與AD9220芯片連接，12位數(shù)據(jù)線為BIT1-BIT12。二片IDT7203與單片機(jī)電路中的C8051F500芯片連接，12位數(shù)據(jù)線為DATA1-DATA12，單片機(jī)電路I可通過(guò)DATA1-DATA12對(duì)FIFO數(shù)據(jù)緩存器5中已存數(shù)據(jù)進(jìn)行讀取，
如圖3所示，所述CPLD電路2包括芯片U3，所述芯片U3采用型號(hào)為EPM240的芯片。芯片U3的VCC101、VCC102及VCCINT端均與+3.3V電壓及電容Cll的一端連接，電容Cll的另一端接地，芯片U3的GNDIO端及GNDINT端均接地，芯片U3的一個(gè)10端通過(guò)電阻R2與發(fā)光二極管Dl的陽(yáng)極端連接，發(fā)光二極管Dl的陰極端接地。
[0021]本發(fā)明實(shí)施例中，線陣CXD模塊3、AD轉(zhuǎn)換電路4、FIF0數(shù)據(jù)緩沖器5的輸入時(shí)鐘同步，均為IMHz頻率，線陣CCD模塊3的ROG信號(hào)和CLK信號(hào)構(gòu)成17uS初始化關(guān)系時(shí)，線陣CXD模塊3可啟動(dòng)輸出，并通過(guò)VOUT弓丨腳將信號(hào)串行輸出至AD轉(zhuǎn)換電路4。線陣CXD模塊3輸出信號(hào)的同時(shí)AD轉(zhuǎn)換電路4接收并進(jìn)行轉(zhuǎn)換，AD轉(zhuǎn)換電路4轉(zhuǎn)換結(jié)束后信號(hào)并行輸出至IFIFO數(shù)據(jù)緩存器5，線陣CXD模塊3 —次輸出周期內(nèi)前33個(gè)信號(hào)為無(wú)效啞信號(hào)，且AD轉(zhuǎn)換電路4輸出信號(hào)比輸入信號(hào)延后3個(gè)時(shí)鐘周期，故FIFO數(shù)據(jù)緩存器5比線陣CXD模塊和AD轉(zhuǎn)換電路4晚36個(gè)時(shí)鐘周期才啟動(dòng)數(shù)據(jù)的寫入過(guò)程。
[0022]如圖4所示，所述單片機(jī)電路I包括芯片U2，所述芯片U2采用型號(hào)為C8051F500的芯片，芯片U2的VIO端、VREGIN端與電容C7的一端、電容C8的一端以及+5V電壓連接，電容C7及電容C8的另一端接地，芯片U2的VDD端、VDDA端與電容C5的一端及電容C6的一端連接，電容C5的另一端及電容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTAL1端與電阻R20的一端、電容C4的一端以及晶振Yl的一端連接，電容C4的另一端接地，晶振Yl的另一端與電容Cl的一端、電阻R20的另一端及芯片U2的P0.3/XTAL2端連接，電容Cl的另一端接地，芯片U2的P4.5端與發(fā)光二極管D2的陽(yáng)極端連接，發(fā)光二極管D2的陰極端通過(guò)電阻R21接地。[0023]在具體實(shí)施時(shí)，單片機(jī)電路I中C8051F500芯片的37引腳與CPLD電路2的15引腳相連，整個(gè)電路啟動(dòng)一次數(shù)據(jù)采樣過(guò)程前，C8051F500芯片的37引腳輸出COMMUl信號(hào)，CPLD電路2的15引腳接收到該信號(hào)后CPLD立即產(chǎn)生各路時(shí)序信號(hào)，使線陣CXD模塊3、AD轉(zhuǎn)換電路4、FIF0數(shù)據(jù)緩存器5按規(guī)定的時(shí)序完成整個(gè)數(shù)據(jù)采樣過(guò)程，并將線陣CCD模塊3的2048個(gè)相素的數(shù)據(jù)存入FIFO數(shù)據(jù)緩存器5內(nèi)，單片機(jī)電路I內(nèi)的C8051F500芯片另有12個(gè)引腳與二塊FIFO芯片的共12個(gè)引腳相連組成12位數(shù)據(jù)線DATA1-DATA12，通過(guò)12位數(shù)據(jù)線單片機(jī)可將已存入FIFO數(shù)據(jù)緩存器5的2048個(gè)數(shù)據(jù)讀到片內(nèi)并通過(guò)串行口將數(shù)據(jù)傳送給上位計(jì)算機(jī)。
[0024]本發(fā)明使用復(fù)雜可編程邏輯器件(CPLD)輸出線陣CXD模塊3的驅(qū)動(dòng)信號(hào)、AD轉(zhuǎn)換電路4的控制信號(hào)和FIFO數(shù)據(jù)緩存器5的寫入控制信號(hào)，線陣CXD模塊3有效像素達(dá)2048個(gè)，最大驅(qū)動(dòng)頻率可達(dá)2MHz，CCD驅(qū)動(dòng)信號(hào)需嚴(yán)格的時(shí)序?qū)?yīng)關(guān)系，且AD轉(zhuǎn)換電路4的采樣頻率必須與CCD采集數(shù)據(jù)的時(shí)序同步。采用FIFO數(shù)據(jù)緩存器5依次存入AD轉(zhuǎn)換后的得到2048個(gè)CXD有效像素?cái)?shù)據(jù)，通過(guò)CPLD電路2使FIFO數(shù)據(jù)緩存器5存入數(shù)據(jù)與AD轉(zhuǎn)換電路4輸出數(shù)據(jù)保持嚴(yán)格的同步，由于FIFO數(shù)據(jù)緩存器5具有雙口輸入輸出、傳送速度快和先進(jìn)先出的特點(diǎn)，F(xiàn)IFO數(shù)據(jù)緩存器5在CPLD電路2的統(tǒng)一控制下可保證CXD高速采樣時(shí)的每個(gè)像素值經(jīng)高速AD轉(zhuǎn)換為數(shù)字信號(hào)后均準(zhǔn)確存入FIFO數(shù)據(jù)緩存器5內(nèi)，數(shù)據(jù)采集過(guò)程完成后，單片機(jī)電路I可隨時(shí)讀取已存入FIFO數(shù)據(jù)緩存器5的2048個(gè)采樣數(shù)據(jù)，有效地解決了數(shù)據(jù)流的緩沖，能夠很好地滿足高速采集數(shù)據(jù)時(shí)對(duì)CCD驅(qū)動(dòng)和AD轉(zhuǎn)換控制的要求，安全可靠。
【權(quán)利要求】
1.一種使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，包括線陣CCD模塊(3);其特征是:所述線陣CXD模塊(3 )的控制端與CPLD電路(2 )連接，線陣CXD模塊(3 )的輸出端通過(guò)AD轉(zhuǎn)換電路(4 )與FIFO數(shù)據(jù)緩存器(5 )連接，所述CPLD電路(2 )的輸出端還與AD轉(zhuǎn)換電路(4 )的控制端及FIFO數(shù)據(jù)緩存器(5)的控制端連接，CPLD電路(2)的輸入端與單片機(jī)電路(I)連接，所述單片機(jī)電路(I)與FIFO數(shù)據(jù)緩存器(5)連接。
2.根據(jù)權(quán)利要求1所述的使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，其特征是:所述AD轉(zhuǎn)換電路(4)包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通過(guò)電容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通過(guò)電容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端與電阻R4的一端連接，電阻R4的另一端與電容C19的一端、電容C20的一端及芯片U5的VREF端連接，電容C19的另一端及電容C20的另一端均接地；芯片U5的VINA端通過(guò)電阻R6與線陣CXD模塊(3)的輸出端連接，芯片U5的CML端通過(guò)電容C15接地，芯片U5的CAPT端與電容C14的一端、電容C16的一端及電容C17的一端連接，電容C14的另一端接地；芯片U5的CAPB端與電容C17的另一端、電容C16的另一端及電容C18的一端連接，電容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通過(guò)電容C23接地。
3.根據(jù)權(quán)利要求1所述的使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，其特征是:所述CPLD電路(2)包括芯片U3，所述芯片U3采用型號(hào)為EPM240的芯片。
4.根據(jù)權(quán)利要求1所述的使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，其特征是:所述單片機(jī)電路(I)包括芯片U2，所述芯片U2采用型號(hào)為C8051F500的芯片，芯片U2的VIO端、VREGIN端與電容C7的一端、電容C8的一端以及+5V電壓連接，電容C7及電容C8的另一端接地，芯片U2的VDD端、VDDA端與電容C5的一端及電容C6的一端連接，電容C5的另一端及電容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTAL1端與電阻R20的一端、電容C4的一端以及晶振Yl的一端連接，電容C4的另一端接地，晶振Yl的另一端與電容Cl的一端、電阻R20的另一端及芯片U2的P0.3/XTAL2端連接，電容Cl的另一端接地，芯片U2的P4.5端與發(fā)光二極管D2的陽(yáng)極端連接，發(fā)光二極管D2的陰極端通過(guò)電阻R21接地。
【文檔編號(hào)】H04N5/335GK103945142SQ201410166238
【公開日】2014年7月23日 申請(qǐng)日期:2014年4月23日 優(yōu)先權(quán)日:2014年4月23日
【發(fā)明者】于力革, 朱建鴻, 劉歡, 丁婷婷 申請(qǐng)人:江南大學(xué)