專利名稱：利用反向時鐘同步組網(wǎng)的光端機芯片結構的制作方法
技術領域：
本發(fā)明涉及光端機的結構技術領域，具體為利用反向時鐘同步組網(wǎng)的光端機芯片結構。
背景技術：
數(shù)字視頻光端機由于其傳送數(shù)據(jù)量大，無傳送損耗和延遲的特點，近年來在安防監(jiān)控領域獲得了廣泛的應用。另ー方面，集成電路技術隨著工藝的進步，近年來取得了較快的發(fā)展。以深亞微米CMOSエ藝為基礎，目前集成電路芯片技術已經(jīng)可以將視頻光端機的主要功能集成，以該集 成芯片為基礎的數(shù)字視頻光端機在功耗、體積方面均較傳統(tǒng)產(chǎn)品有較大優(yōu)勢?，F(xiàn)有的數(shù)字光端機芯片組結構見圖1，為了簡化繪圖和說明，這里畫出的為單路數(shù)字視頻光端機，實際應用中會出現(xiàn)2 16路的情況，但基本原理一致，其包括發(fā)送端芯片、接收端芯片，發(fā)送端芯片通過光纖連接接收端芯片，發(fā)送端芯片包括模數(shù)轉換器、CPLD/或FPGA、串并轉換器、發(fā)送光纖模塊、本地時鐘，發(fā)送端的數(shù)據(jù)輸入經(jīng)過模數(shù)轉換器、CPLD/或FPGA、串并轉換器之后傳入發(fā)送光纖模塊，發(fā)送端的接模數(shù)轉換器、CPLD/或FPGA、串并轉換器的時鐘輸入端分別連接本地時鐘，數(shù)據(jù)最終通過發(fā)送光纖模塊經(jīng)由光纖傳送至接收端芯片的光纖模塊，接收端芯片的本地時鐘保持與發(fā)送端芯片的本地時鐘的頻率一致，從而接收電路依靠與發(fā)送時鐘相同的時鐘頻率，同步數(shù)據(jù)接收,并完成數(shù)據(jù)的恢復與處理,接收端芯片具體包括光纖模塊、串并轉換器、CPLD/或FPGA、數(shù)模轉換器、本地時鐘，接收端芯片的光纖模塊接受數(shù)據(jù)后依次傳向串并轉換器、CPLD/或FPGA、數(shù)模轉換器，數(shù)模轉換器通向接收端的數(shù)據(jù)輸入，接收端芯片的本地時鐘分別連接串并轉換器、CPLD/或FPGA、數(shù)模轉換器的時鐘輸入接ロ。上述芯片組結構在處理單ー的點對點的傳送時，由于雙方的本地時鐘頻率可以基本保持一致，在一定誤碼率的情況下，基本保證數(shù)據(jù)發(fā)送與接收端的同步，但是伴隨著數(shù)字視頻光端機在安防監(jiān)控中的廣泛應用，現(xiàn)在通常情況下是多個發(fā)送端對應ー個接收端，一對數(shù)字視頻光端機必須占用一條光纖，其數(shù)據(jù)通信量遠小于光纖容量，單根光纖的通信量被大大縮小，當多個發(fā)送端同時對應ー個接收端時，需要從每個發(fā)送端単獨引一根光纖通向接收端，而現(xiàn)有線路光纖數(shù)量無法滿足大量數(shù)字視頻光端機對光纖的需求。隨著數(shù)字視頻光端機在安防監(jiān)控中的廣泛應用，傳統(tǒng)視頻光端機架構下的點對點傳輸日益暴露出其光纖資源利用率不高的缺點
一方面，ー對數(shù)字視頻光端機占用一條光纖，其數(shù)據(jù)通信量遠小于光纖最大容量。正常一路標準清晰度視頻信號碼率不到150Mbps，而常用光纖容量在Gbps量級，是其十倍以上；另ー方面，工程應用中經(jīng)常遇到光纖架設成本高，或由于各種限制無法進行施工(如不可能讓鐵路中止運營進行施工)，只能租用現(xiàn)有線路，而現(xiàn)有線路光纖數(shù)量無法滿足大量數(shù)字視頻光端機對光纖的需求。工程商被迫尋求解決方案，如圖2所示即為常見的“多對單”方案，即多個發(fā)送端共享ー根光纖到單ー接收端。從而有效利用光纖資源，減少架設光纜的需求。以上將多個發(fā)送端數(shù)據(jù)匯集到一根光纖上的過程就叫做“匯聚”。為了達到上述目的 ，就必須改變傳統(tǒng)點對點的傳輸方式，目前一般會采用以下兩種方法完成匯聚功能
1)使用波分復用技術，利用復雜且昂貴的波分復用器件，在單一光纜上實現(xiàn)多路數(shù)據(jù)的匯聚和傳送。實際上是在光學層面上實現(xiàn)信號匯聚；
2)采用各種電路方案實現(xiàn)光端機信號的匯聚，即在電信號范疇內(nèi)完成信號匯聚。這種方法又可細分為數(shù)字和模擬解決方法
a)模擬方法通過將信號轉換成模擬量，然后再轉換為數(shù)字量，并實現(xiàn)信號匯聚。這種方法的缺點是信號在轉換中有較大損耗，并且需要額外的數(shù)摸/摸數(shù)轉換器件，増加了成本；
b)對比于模擬匯聚，數(shù)字匯聚的可以達到信號的零損耗，額外増加的數(shù)字電路成本很低，基本可以忽略不計。但目前數(shù)字匯聚實現(xiàn)的主要障礙是不同信號來源的同步以圖2為例，雖然四個發(fā)送端使用的晶振標稱一致，但由于均為各自的本地時鐘和分離器件，時鐘頻率存在差異。數(shù)字匯聚過程中發(fā)生丟碼和誤碼現(xiàn)象，從而影響傳送信號的完整性。這種情況造成現(xiàn)有方案下發(fā)送端數(shù)據(jù)匯聚時難以進行數(shù)字采樣，所以以目前架構在數(shù)字域內(nèi)匯聚各個發(fā)送端的數(shù)據(jù)尚有困難。

發(fā)明內(nèi)容
針對上述問題，本發(fā)明提供了利用反向時鐘同步組網(wǎng)的光端機芯片結構，其可以在多個芯片間進行時鐘同步，從而能夠實現(xiàn)多芯片間數(shù)據(jù)的匯聚，確保數(shù)字匯聚的數(shù)字采樣，使得傳送信號完整。利用反向時鐘同步組網(wǎng)的光端機芯片結構，其技術方案是這樣的其包括數(shù)模轉換器、模數(shù)轉換器、數(shù)字邏輯模塊、串并轉換器、時鐘信號模塊，其特征在干其還包括時鐘恢復電路、本地/遠端時鐘選擇開關、井串轉換器，所述數(shù)模轉換器的輸出端外接模擬視頻輸出，模擬視頻輸入連接所述模數(shù)轉換器的輸入端，所述模數(shù)轉換器的輸出端連接所述數(shù)字邏輯模塊的輸入端，所述數(shù)字邏輯模塊輸出端連接所述并串轉換器的輸入端，所述并串轉換器的輸出端通過數(shù)據(jù)線外接光纖模塊，外部所述光纖模塊通過數(shù)據(jù)線連接所述串并轉換器的輸入端，所述串并轉換器的輸出端連接所述數(shù)字邏輯模塊的另ー輸入端，所述數(shù)字邏輯模塊的另ー輸出端連接所述數(shù)模轉換器的輸入端，所述時鐘信號模塊連接有所述本地/遠端時鐘選擇開關，所述本地/遠端時鐘選擇開關的兩個選擇端為芯片內(nèi)部的所述時鐘恢復電路、外部的本地時鐘，所述光纖模塊的時鐘信號數(shù)據(jù)通過數(shù)據(jù)線連接所述時鐘恢復模塊。其進ー步特征在于所述數(shù)字邏輯模塊具體為CPLD/或FPGA。采用上述結構后，光端機芯片結構同時具備數(shù)據(jù)發(fā)送與接收功能，保證光端機發(fā)送端與接受端使用同一顆芯片，簡化光端機系統(tǒng)設計；與傳統(tǒng)光端機架構相比這樣的變化保證在保持光端機系統(tǒng)發(fā)送端與接收端分別使用本地時鐘的傳統(tǒng)工作方式以外，本技術方案也可以在接收端接入本地時鐘信號，并通過光纖發(fā)送到遠端的光端機發(fā)送端，在發(fā)送端通過時鐘恢復電路將時鐘恢復出來供芯片中的數(shù)據(jù)采集、后續(xù)的數(shù)字處理及發(fā)送電路使用，從而達到了數(shù)字視頻光端機網(wǎng)絡中接收、發(fā)送端、以及潛在的多個發(fā)送端、共同使用同一時鐘采樣及傳送數(shù)據(jù)的目的。其實際使用中，可以通過芯片管腳輸入高/低電平或I2C總線控制位的方式來選擇使用本地時鐘或內(nèi)部的時鐘恢復電路恢復遠端時鐘，從而能夠分別以傳統(tǒng)或本技術方案描述的方式工作，以滿足不同客戶的需求；綜上，該芯片結構可以在多個芯片間通過時鐘恢復電路進行時鐘同步，從而能夠實現(xiàn)多芯片間數(shù)據(jù)的匯聚，確保數(shù)字匯聚的數(shù)字采樣，使得傳送信號完整。


圖I為現(xiàn)有的數(shù)字光端機芯片組結構示意框 圖2為四個發(fā)送端對應ー個接收端的組網(wǎng)結構示意 圖3為本發(fā)明的結構示意框圖；
圖4為本發(fā)明具體應用的具體實施例ー的結構框 圖5為本發(fā)明具體應用的具體實施例ニ的結構框 圖6為本發(fā)明具體應用的具體實施例三的結構框圖。
具體實施例方式ー種利用反向時鐘同步組網(wǎng)的光端機芯片結構，見圖3 :其包括數(shù)模轉換器、模數(shù)轉換器、數(shù)字邏輯模塊、串并轉換器、時鐘信號模塊，其還包括時鐘恢復電路、本地/遠端時鐘選擇開關、井串轉換器，數(shù)模轉換器的輸出端外接模擬視頻輸出，模擬視頻輸入連接模數(shù)轉換器的輸入端，模數(shù)轉換器的輸出端連接數(shù)字邏輯模塊的輸入端，數(shù)字邏輯模塊輸出端連接并串轉換器的輸入端，井串轉換器的輸出端通過數(shù)據(jù)線外接光纖模塊，外部光纖模塊通過數(shù)據(jù)線連接串并轉換器的輸入端，串并轉換器的輸出端連接數(shù)字邏輯模塊的另ー輸入端，數(shù)字邏輯模塊的另ー輸出端連接數(shù)模轉換器的輸入端，時鐘信號模塊連接有本地/遠端時鐘選擇開關，本地/遠端時鐘選擇開關的兩個選擇端為芯片內(nèi)部的時鐘恢復電路、夕卜部的本地時鐘，光纖模塊的時鐘信號數(shù)據(jù)通過數(shù)據(jù)線連接時鐘恢復模塊。數(shù)字邏輯模塊具體為 CPLD/ 或 FPGA。具體應用實施例一
見圖4，四個發(fā)送端對應ー個接收端匯聚端単獨布置，四個發(fā)送端的數(shù)據(jù)通過短途光纖傳送至匯聚端，匯聚端通過單路光纖連接接收端，其中四個發(fā)送端、一個匯聚端均采用本發(fā)明的芯片結構，四個發(fā)送端的時鐘信號模塊的本地/遠端時鐘選擇開關連接其對應的外部的本地時鐘，一個匯聚端的時鐘信號模塊的本地/遠端時鐘選擇開關連接其芯片內(nèi)部的時鐘恢復電路。具體應用實施例ニ
見圖5，四個發(fā)送端對應ー個接收端匯聚端集成于其中一個發(fā)送端，四個發(fā)送端均采用本發(fā)明的芯片結構，其中三個不集成匯聚端的發(fā)送端分別連接集成匯聚端的發(fā)送端，兼有匯聚端功能的發(fā)送端通過單路光纖連接至接收端，三個不集成匯聚端的發(fā)送端的時鐘信號模塊的本地/遠端時鐘選擇開關連接其對應的外部的本地時鐘，集成匯聚端的發(fā)送端當作為匯聚端存在時其時鐘信號模塊的本地/遠端時鐘選擇開關連接其芯片內(nèi)部的時鐘恢復電路；集成匯聚端的發(fā)送端當作為發(fā)送端存在時其時鐘信號模塊的本地/遠端時鐘選擇開關連接其對應的外部的本地時鐘。
具體應用實施例三
見圖6，三個發(fā)送端對應ー個接收端三個發(fā)送端的輸出端各自通過單路光纖串聯(lián)至下一個發(fā)送端的輸入端，第三個發(fā)送端的輸出端通過單路光纖連接接收端，第一個發(fā)送端的時鐘信號模塊的本地/遠端時鐘選擇開關連接其對應的外部的本地時鐘，第二個、第三個發(fā)送端均兼做有匯聚端的功能，故當作為匯聚端存在時其時鐘信號模塊的本地/遠端時鐘選擇開關連接其芯片內(nèi)部的時鐘恢復電路，當作為發(fā)送端存在時其時鐘信號模塊的本地/遠端時鐘選擇開關連接其對應的外部的本地時鐘。以上三個具體應用實施例均只需通過單路光纖組網(wǎng)，且工程量小，三個具體應用實施例中的接收端采用本發(fā)明的芯片結構，且其時鐘信號模塊的本地/遠端時鐘選擇開關連接其芯片內(nèi)部的時鐘恢復電路。其中，CPLD/或FPGA的中文含義CPLD為復雜可編程邏輯器件；FPGA為現(xiàn)場可編 程門陣列。
權利要求
1.利用反向時鐘同步組網(wǎng)的光端機芯片結構，其包括數(shù)模轉換器、模數(shù)轉換器、數(shù)字邏輯模塊、串并轉換器、時鐘信號模塊，其特征在于其還包括時鐘恢復電路、本地/遠端時鐘選擇開關、并串轉換器，所述數(shù)模轉換器的輸出端外接模擬視頻輸出，模擬視頻輸入連接所述模數(shù)轉換器的輸入端，所述模數(shù)轉換器的輸出端連接所述數(shù)字邏輯模塊的輸入端，所述數(shù)字邏輯模塊輸出端連接所述并串轉換器的輸入端，所述并串轉換器的輸出端通過數(shù)據(jù)線外接光纖模塊，外部所述光纖模塊通過數(shù)據(jù)線連接所述串并轉換器的輸入端，所述串并轉換器的輸出端連接所述數(shù)字邏輯模塊的另一輸入端，所述數(shù)字邏輯模塊的另一輸出端連接所述數(shù)模轉換器的輸入端，所述時鐘信號模塊連接有所述本地/遠端時鐘選擇開關，所述本地/遠端時鐘選擇開關的兩個選擇端為芯片內(nèi)部的所述時鐘恢復電路、外部的本地時鐘，所述光纖模塊的時鐘信號數(shù)據(jù)通過數(shù)據(jù)線連接所述時鐘恢復模塊。
2.根據(jù)權利要求I所述的利用反向時鐘同步組網(wǎng)的光端機芯片結構，其特征在于所述數(shù)字邏輯模塊具體為CPLD/或FPGA。
全文摘要
本發(fā)明提供了利用反向時鐘同步組網(wǎng)的光端機芯片結構，其可以在多個芯片間進行時鐘同步，從而能夠實現(xiàn)多芯片間數(shù)據(jù)的匯聚，確保數(shù)字匯聚的數(shù)字采樣，使得傳送信號完整。其包括數(shù)模轉換器、模數(shù)轉換器、數(shù)字邏輯模塊、串并轉換器、時鐘信號模塊，其特征在于其還包括時鐘恢復電路、本地/遠端時鐘選擇開關、并串轉換器，所述數(shù)模轉換器的輸出端外接模擬視頻輸出，模擬視頻輸入連接所述模數(shù)轉換器的輸入端，所述模數(shù)轉換器的輸出端連接所述數(shù)字邏輯模塊的輸入端，所述數(shù)字邏輯模塊輸出端連接所述并串轉換器的輸入端，所述并串轉換器的輸出端通過數(shù)據(jù)線外接光纖模塊。
文檔編號H04L7/00GK102740062SQ20121019188
公開日2012年10月17日 申請日期2012年6月12日 優(yōu)先權日2012年6月12日
發(fā)明者吳明遠, 鄭可為, 黃海濱 申請人:無錫思泰迪半導體有限公司