專利名稱：帶寬同步電路和帶寬同步方法
技術(shù)領(lǐng)域：
本發(fā)明示例實(shí)施例涉及數(shù)據(jù)處理系統(tǒng)，更具體地，涉及在例如智能電話或?qū)Ш皆O(shè) 備等的移動(dòng)系統(tǒng)中的帶寬同步系統(tǒng)。
背景技術(shù)：
在諸如智能電話、個(gè)人導(dǎo)航設(shè)備、便攜式因特網(wǎng)設(shè)備、便攜式廣播設(shè)備、和/或 多媒體設(shè)備的移動(dòng)系統(tǒng)中，工作在較高頻率的高性能移動(dòng)應(yīng)用處理器被用在片上系統(tǒng) (System on Chip)中(以下稱為“SoC”)以支持各種應(yīng)用。由于移動(dòng)應(yīng)用處理器執(zhí)行算術(shù)運(yùn)算、邏輯運(yùn)算、和/或程序命令執(zhí)行，移動(dòng)應(yīng)用處 理器是資源密集型(例如，存儲(chǔ)器密集型)元件，并且可能影響移動(dòng)SoC的性能。移動(dòng)應(yīng)用 處理器可以包括片上二級(jí)高速緩存(secondary cache)，稱為L(zhǎng)2 (等級(jí)幻高速緩存，以實(shí)現(xiàn) 各種功能的整合，如無線通信、個(gè)人導(dǎo)航、相機(jī)、便攜式游戲、便攜式音樂/視頻播放器、統(tǒng) 一移動(dòng)TV、和/或個(gè)人數(shù)字助理(PDA)。L2高速緩存可以在處理器的高存儲(chǔ)器利用率時(shí)刻 期間提高移動(dòng)系統(tǒng)的性能。為了有效設(shè)計(jì)SoC，對(duì)用于整合在一個(gè)芯片上的多個(gè)知識(shí)產(chǎn)權(quán)antellectual Properties, IP)(例如，存儲(chǔ)器、控制器、驅(qū)動(dòng)器等)之間相互通信的總線系統(tǒng)的選擇是非 常重要的?？偩€系統(tǒng)的典型示例是來自Advanced RISC Machine (ARM)公司的基于AMBA協(xié) 議的AMBA 3.0先進(jìn)可擴(kuò)展接口(AXI)總線系統(tǒng)。由于例如開發(fā)時(shí)間和人力的限制，作為SoC的一部分的外圍功能模塊，諸如直接 存儲(chǔ)器存取控制器(DMAC)、通用串行總線(USB)、外圍組件互連(PCI)、靜態(tài)存儲(chǔ)器控制器 (SMC)、和/或智能卡接口(SCI)，可以作為分離的IP購(gòu)買。然后，這些購(gòu)買到的外圍功能塊 IP可以與中央處理單元(CPU)、以及其他數(shù)據(jù)處理功能塊一起整合在芯片上以構(gòu)成SoC。隨著對(duì)高性能移動(dòng)應(yīng)用處理器的需求的增加，SoC中CPU和高速緩存控制器的工 作頻率在幾GHz (千兆赫)級(jí)。相反，因?yàn)榭偩€頻率不會(huì)增長(zhǎng)到幾GHz的等級(jí)，所以比CPU 更寬的數(shù)據(jù)總線寬度被用來滿足帶寬要求。例如，當(dāng)具有大約IGHz的工作頻率的CPU的數(shù) 據(jù)總線寬度為64比特時(shí)，總線系統(tǒng)的工作頻率可以被設(shè)計(jì)為具有大約200MHz的工作頻率 和大約128比特的數(shù)據(jù)總線寬度。同步降低(syncdown)邏輯和64比特到128比特?cái)U(kuò)大器(upsizer)電路可以連接 到高速緩存控制器，并且可以在具有64比特?cái)?shù)據(jù)總線寬度和IGHz工作頻率的CPU與具有 128比特?cái)?shù)據(jù)總線寬度和200MHz工作頻率的總線系統(tǒng)之間從大約IGHz到大約200MHz同步。在這種情況下，工作在64比特、200MHz的一部分經(jīng)同步的同步降低點(diǎn)具有大約1. 6GBps的帶寬，與大約8GBps的CPU帶寬或大約3. 2GBps的擴(kuò)大器帶寬相比，它形成了帶 寬瓶頸。因此，可能會(huì)降低高頻CPU以及高數(shù)據(jù)寬度總線系統(tǒng)的性能。因而，需要一種帶寬同步技術(shù)以便通過解決移動(dòng)系統(tǒng)中的帶寬瓶頸來改善系統(tǒng)性 能。

發(fā)明內(nèi)容
根據(jù)本發(fā)明概念的示例實(shí)施例，帶寬同步電路包括擴(kuò)大器，包括至少一個(gè)同步打 包器和至少一個(gè)同步解包器，所述至少一個(gè)同步打包器和所述至少一個(gè)同步解包器基于第 一時(shí)鐘操作；以及同步降低單元，連接到所述擴(kuò)大器，并且響應(yīng)于具有低于所述第一時(shí)鐘頻 率的頻率的第二時(shí)鐘對(duì)所述擴(kuò)大器的數(shù)據(jù)執(zhí)行同步降低操作。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一時(shí)鐘是具有大約IGHz頻率的處理器時(shí) 鐘，而所述第二時(shí)鐘是具有大約200MHz頻率的總線時(shí)鐘根據(jù)本發(fā)明概念的示例實(shí)施例，所述至少一個(gè)同步打包器對(duì)寫地址信道、寫數(shù)據(jù) 信道和寫響應(yīng)信道執(zhí)行同步打包，而所述至少一個(gè)同步解包器對(duì)讀地址信道和讀數(shù)據(jù)信道 執(zhí)行同步解包。根據(jù)本發(fā)明概念的示例實(shí)施例，所述至少一個(gè)同步打包器包括第一同步存儲(chǔ)器 和第二同步存儲(chǔ)器，所述第一和第二同步存儲(chǔ)器被配置為接收寫地址信道、寫數(shù)據(jù)信道和 寫響應(yīng)信道中的至少一個(gè)，而所述至少一個(gè)同步解包器包括第三同步存儲(chǔ)器和第四同步 存儲(chǔ)器，所述第三和第四同步存儲(chǔ)器被配置為接收讀地址信道和讀數(shù)據(jù)信道中的至少一 個(gè)。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一同步存儲(chǔ)器響應(yīng)于來自同步打包控制器 的控制存儲(chǔ)所述寫地址信道的地址，并擴(kuò)充所存儲(chǔ)的地址以便將經(jīng)擴(kuò)充的地址輸出到所述 同步降低單元。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第二同步存儲(chǔ)器響應(yīng)于來自同步打包控制器 的控制存儲(chǔ)所述寫數(shù)據(jù)信道的數(shù)據(jù)，并擴(kuò)充所存儲(chǔ)的數(shù)據(jù)以便將經(jīng)擴(kuò)充的數(shù)據(jù)輸出到所述 同步降低單元。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第三同步存儲(chǔ)器響應(yīng)于來自同步解包控制器 的控制存儲(chǔ)所述讀地址信道的地址，并擴(kuò)充所存儲(chǔ)的地址以便通過選擇器將經(jīng)擴(kuò)充的地址 輸出到所述同步降低單元。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第四同步存儲(chǔ)器響應(yīng)于同步解包控制器的控 制存儲(chǔ)所述讀數(shù)據(jù)信道的數(shù)據(jù)，并經(jīng)由選擇器將所存儲(chǔ)的數(shù)據(jù)輸出到從接口。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一、第二、第三和第四同步存儲(chǔ)器中的至少 一個(gè)是先入先出(FIFO)存儲(chǔ)器。根據(jù)本發(fā)明概念的示例實(shí)施例，所述同步降低單元包括同步存儲(chǔ)器，被配置為存 儲(chǔ)數(shù)據(jù)；匹配值，被配置為存儲(chǔ)至少一個(gè)匹配值；匹配，被配置為確定存儲(chǔ)在所述同步存儲(chǔ) 器中的數(shù)據(jù)是否與所述至少一個(gè)匹配值匹配；以及第一和第二觸發(fā)器，被配置為響應(yīng)于根 據(jù)所述匹配生成的激活信號(hào)鎖存數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實(shí)施例，所述擴(kuò)大器包括第一同步打包器和第二同步打 包器，分別響應(yīng)于所述第一時(shí)鐘和所述第二時(shí)鐘操作；以及第一同步解包器和第二同步解包器，分別響應(yīng)于所述第一和第二時(shí)鐘操作，所述第一時(shí)鐘和所述第二時(shí)鐘具有不同的頻率。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一時(shí)鐘的頻率為大約400MHz，而所述第二 時(shí)鐘的頻率為大約200MHz。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一時(shí)鐘由所述電路的處理器側(cè)提供，而所 述第二時(shí)鐘由所述電路的總線側(cè)提供。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一和第二同步打包器共享第一同步存儲(chǔ)器 和第二同步存儲(chǔ)器，所述第一和第二同步存儲(chǔ)器被配置為接收寫地址信道、寫數(shù)據(jù)信道和 寫響應(yīng)信道中的至少一個(gè)；以及所述第一和第二同步解包器共享第三同步存儲(chǔ)器和第四同 步存儲(chǔ)器，所述第三和第四同步存儲(chǔ)器被配置為接收讀地址信道和讀數(shù)據(jù)信道中的至少一 個(gè)。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一同步存儲(chǔ)器響應(yīng)于來自同步打包控制器 的控制存儲(chǔ)所述寫地址信道的地址。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第二同步存儲(chǔ)器響應(yīng)于來自同步打包控制器 的控制存儲(chǔ)所述寫數(shù)據(jù)信道的數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第三同步存儲(chǔ)器響應(yīng)于來自同步解包控制器 的控制存儲(chǔ)所述讀地址信道的地址。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第四同步存儲(chǔ)器響應(yīng)于來自同步解包控制器 的控制存儲(chǔ)所述讀數(shù)據(jù)信道的數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實(shí)施例，所述至少一個(gè)同步解包器響應(yīng)于期望的請(qǐng)求和所 述第二時(shí)鐘輸出具有第一數(shù)據(jù)寬度的數(shù)據(jù)，所述第一數(shù)據(jù)寬度大于第二數(shù)據(jù)寬度；以及所 述帶寬同步電路還包括請(qǐng)求選擇提供單元，被配置為響應(yīng)于一般請(qǐng)求阻擋至少一部分?jǐn)?shù) 據(jù)，所阻擋的部分具有所述第二數(shù)據(jù)寬度的寬度，并且所述請(qǐng)求選擇提供單元被配置為響 應(yīng)于所述期望的請(qǐng)求和所述第一時(shí)鐘提供具有所述第一數(shù)據(jù)寬度的數(shù)據(jù)，所述第一時(shí)鐘的 頻率大于所述第二時(shí)鐘的頻率。根據(jù)本發(fā)明概念的示例實(shí)施例，所述請(qǐng)求選擇提供單元在所述電路的中央處理單 元(CPU)側(cè)。根據(jù)本發(fā)明概念的示例實(shí)施例，所述期望的請(qǐng)求是包裝4突發(fā)讀請(qǐng)求(wrap 4 burst read request)0根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一數(shù)據(jù)寬度為128比特，而所述第二數(shù)據(jù) 寬度為64比特。根據(jù)本發(fā)明概念的示例實(shí)施例，由所述同步解包器輸出的數(shù)據(jù)是具有大于所述第 二數(shù)據(jù)寬度的寬度的讀數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實(shí)施例，數(shù)據(jù)處理系統(tǒng)包括處理器，連接到高速緩存控制 器；根據(jù)如上公開的示例實(shí)施例的帶寬同步電路，連接在所述處理器和接口總線之間；以 及多個(gè)外圍功能塊，連接到所述接口總線。根據(jù)本發(fā)明概念的示例實(shí)施例，所述外圍功能塊包括直接存儲(chǔ)器存取控制器 (DMAC)、通用串行總線(USB)、外圍組件互連(PCI)、靜態(tài)存儲(chǔ)器控制器(SMC)、以及智能卡 接口(SCI)中的至少兩個(gè)。
根據(jù)本發(fā)明概念的示例實(shí)施例，所述接口總線是先進(jìn)可擴(kuò)展接口(AXI)總線。根據(jù)本發(fā)明概念的示例實(shí)施例，在64比特包裝4突發(fā)讀(wrap 4 burst read)中， 所述擴(kuò)大器在具有大約200MHz頻率的所述第二時(shí)鐘的每個(gè)周期提供一個(gè)128比特的讀數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實(shí)施例，帶寬同步方法包括在第一時(shí)鐘頻率驅(qū)動(dòng)處理器， 并在第二時(shí)鐘頻率驅(qū)動(dòng)連接到接口總線的擴(kuò)大器；對(duì)于第一讀命令，與所述第二時(shí)鐘頻率 同步地向所述擴(kuò)大器輸出具有第一數(shù)據(jù)寬度的讀數(shù)據(jù)，并且對(duì)于第二讀命令，與所述第二 時(shí)鐘頻率同步地輸出具有第二數(shù)據(jù)寬度的讀數(shù)據(jù)；當(dāng)具有所述第一數(shù)據(jù)寬度的讀數(shù)據(jù)被輸 入時(shí)，在擴(kuò)大器中阻擋所述讀數(shù)據(jù)；以及當(dāng)具有所述第二數(shù)據(jù)寬度的讀數(shù)據(jù)被輸入時(shí)，與所 述第一時(shí)鐘頻率同步地、將所述讀數(shù)據(jù)提供兩個(gè)周期的所述第一時(shí)鐘。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一數(shù)據(jù)比特寬度為64比特，所述第二數(shù)據(jù) 比特寬度為128比特。根據(jù)本發(fā)明概念的示例實(shí)施例，所述第一時(shí)鐘頻率為大約1GHz，而所述第二時(shí)鐘 頻率為大約200MHz。


通過參考附圖描述詳細(xì)的示例實(shí)施例，上述和其他特征和優(yōu)點(diǎn)將變得更加清楚。 附圖是為了描繪示例實(shí)施例，并且不應(yīng)當(dāng)被解釋為限制權(quán)利要求想要的范圍。附圖不應(yīng)視 為是依比例繪出，除非明確指出。圖1是示出根據(jù)本發(fā)明概念的示例實(shí)施例的帶寬同步電路的框圖；圖2是示出具有連接到圖1的擴(kuò)大器的總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)的框圖；圖3是示出根據(jù)本發(fā)明概念的示例實(shí)施例的帶寬同步電路的框圖；圖4是示出圖3的同步降低單元的框圖；圖5是示出根據(jù)本發(fā)明概念的示例實(shí)施例的帶寬同步電路的詳細(xì)框圖；圖6是示出圖5的擴(kuò)大器的框圖；圖7是示出根據(jù)本發(fā)明概念的示例實(shí)施例的帶寬同步電路的框圖；圖8是示出圖7的擴(kuò)大器的一部分的框圖；圖9是圖7的電路的操作時(shí)序圖；圖10和圖11是示出在處理器操作期間重請(qǐng)求(heavy requests)頻率的表；以及圖12是示出使用根據(jù)本發(fā)明的示例實(shí)施例的帶寬同步電路的移動(dòng)系統(tǒng)的框圖。
具體實(shí)施例方式這里示出了詳細(xì)示例實(shí)施例。但是，這里所公開的特定的結(jié)構(gòu)和功能細(xì)節(jié)僅僅是 為了描述示例實(shí)施例的目的。但是，示例實(shí)施例可以以許多可替換的形式來體現(xiàn)，而不應(yīng)當(dāng) 被解釋為僅僅限制在這里所描述的實(shí)施例。因此，示例實(shí)施例能夠有各種修改和可替換的形式，其實(shí)施例作為示例示出在附 圖中，并且將在這里詳細(xì)描述。但是，應(yīng)當(dāng)理解不是為了將示例實(shí)施例限制在所公開的特定 形式，相反，示例實(shí)施例是為了涵蓋落入示例實(shí)施例的范圍內(nèi)的所有修改、等效物、和替換 方案。相同的標(biāo)號(hào)在附圖描述中指代相同的元件。
應(yīng)當(dāng)理解，雖然術(shù)語第一、第二等可以在這里用來描述各種不同的元件，這些元件 不應(yīng)被這些術(shù)語所限制。這些術(shù)語僅用于區(qū)分一個(gè)元件與另一個(gè)元件。例如，第一元件可 以被稱為第二元件，并且類似地，第二元件可以被稱為第一元件，而不偏離示例實(shí)施例的范 圍。如這里所用，術(shù)語“和/或”包括一個(gè)或多個(gè)相關(guān)所列條目的任意或全部的組合。應(yīng)當(dāng)理解，當(dāng)一個(gè)元件被稱為“連接”或“耦接”到另一個(gè)元件時(shí)，它可以直接連接 或耦接到另一個(gè)元件，或者可以存在插入其間的元件。相反，當(dāng)一個(gè)元件被稱為“直接連接” 或“直接耦接”到另一個(gè)元件時(shí)，則不存在插入其間的元件。其他用來描述元件之間關(guān)系的 詞語應(yīng)當(dāng)以類似的方式來解釋(例如，“在……之間”與“直接在……之間”、“相鄰”與“直 接相鄰”等)。這里使用的術(shù)語僅用于描述特定實(shí)施例的目的，而不是要限制示例實(shí)施例。如這 里所用，單數(shù)形式“一個(gè)”和“該”旨在也包含復(fù)數(shù)形式，除非上下文清楚地另外表示。還可 以理解，當(dāng)術(shù)語“包括”和/或“包含”在這里使用時(shí)，表示所述特征、整體、步驟、操作、元件 和/或組件的存在，但并不排除存在或增加一個(gè)或多個(gè)其它特征、整體、步驟、操作、元件、 組件和/或它們的組合。還應(yīng)當(dāng)注意，在一些可替換的實(shí)施方式中，所示出的功能/動(dòng)作可能以與附圖中 所標(biāo)注的不同的次序出現(xiàn)。例如，取決于所牽涉的功能/動(dòng)作，接連示出的兩幅附圖可能被 基本上同時(shí)執(zhí)行，或者有時(shí)可以被以相反的次序執(zhí)行。圖1是示出根據(jù)本發(fā)明概念的示例實(shí)施例的帶寬同步電路的框圖。參考圖1，擴(kuò)大器200可以安裝在從接口 100和總線矩陣300之間。擴(kuò)大器200可 以執(zhí)行數(shù)據(jù)擴(kuò)展器(expander)的功能，數(shù)據(jù)擴(kuò)展器可以例如將64比特?cái)?shù)據(jù)擴(kuò)展為128比 特?cái)?shù)據(jù)，以執(zhí)行帶寬同步。在圖1中，從接口 100可以連接到具有64比特寬數(shù)據(jù)總線和大 約IGHz工作頻率的中央處理單元(CPU)，而總線矩陣300可以是具有128比特寬數(shù)據(jù)總線 和大約200MHz工作頻率的總線系統(tǒng)?？偩€矩陣300可以具有多層總線矩陣結(jié)構(gòu)。在圖1中，AW代表寫地址信道信號(hào)，W代表寫數(shù)據(jù)信道信號(hào)，B代表寫響應(yīng)信道信
號(hào)，AR代表讀地址信道信號(hào)，而R代表讀數(shù)據(jù)信道信號(hào)。SI和MI分別代表從接口和主接□。圖2是示出具有連接到圖1的擴(kuò)大器(或擴(kuò)展器)的總線結(jié)構(gòu)的數(shù)據(jù)處理系統(tǒng)的 框圖。參考圖2，數(shù)據(jù)處理系統(tǒng)500可以包括在擴(kuò)大器200的一側(cè)(例如，上面)的窄AXI 總線和在擴(kuò)大器200的另一側(cè)(例如，下面)的寬AXI總線。擴(kuò)大器200可以將施加到窄 總線線路(bus line)BN的23比特、32比特和64比特?cái)?shù)據(jù)分別擴(kuò)展為64比特、128比特和 128比特?cái)?shù)據(jù)，以便將擴(kuò)展的數(shù)據(jù)提供給寬總線線路BW。圖3是示出根據(jù)本發(fā)明概念的示例實(shí)施例的帶寬同步電路的框圖。圖4是示出圖 3的同步降低單元的框圖。以下，將參考圖3和圖4描述所述示例實(shí)施例。在圖3中，擴(kuò)大器200和同步降低單元250可以形成帶寬同步電路。擴(kuò)大器200可以包括同步打包器(sync packer) 220和同步解包器(sync unpacker)240,同步打包器和同步解包器基于處理器時(shí)鐘CLKl操作。同步打包器220可以 包括第一和第二同步存儲(chǔ)器21和23、以及同步打包控制器25。同步解包器240可以包括第三和第四同步存儲(chǔ)器41和43、第一和第二選擇器42和44、以及同步解包控制器45。同 步打包器220可以對(duì)寫地址信道、寫數(shù)據(jù)信道和寫響應(yīng)信道執(zhí)行同步打包(packing)。同步 解包器240可以對(duì)讀地址信道和讀數(shù)據(jù)信道執(zhí)行同步解包(unpacking)。第一同步存儲(chǔ)器21可以響應(yīng)于來自同步打包控制器25的控制，存儲(chǔ)寫地址信道 (Aff)的地址，并且可以擴(kuò)充(upsize)所存儲(chǔ)的地址，以便將經(jīng)擴(kuò)充的地址輸出到同步降低 單元250。第二同步存儲(chǔ)器23可以響應(yīng)于來自同步打包控制器25的控制，存儲(chǔ)寫數(shù)據(jù)信道 (W)的數(shù)據(jù)，并且可以擴(kuò)充所存儲(chǔ)的數(shù)據(jù)，以便將經(jīng)擴(kuò)充的數(shù)據(jù)輸出到同步降低單元250。 例如，通過擴(kuò)充，所存儲(chǔ)的64比特?cái)?shù)據(jù)可以作為128比特施加給同步降低單元250。第三同步存儲(chǔ)器41可以響應(yīng)于來自同步解包控制器45的控制，存儲(chǔ)讀地址信道 (AR)的地址，并且可以擴(kuò)充所存儲(chǔ)的地址，以便將經(jīng)擴(kuò)充的地址通過選擇器42輸出到同步 降低單元250。第四同步存儲(chǔ)器43可以響應(yīng)于來自同步解包控制器45的控制，存儲(chǔ)讀數(shù)據(jù)信道 (R)的數(shù)據(jù)，并且可以經(jīng)由選擇器44將所存儲(chǔ)的數(shù)據(jù)輸出到從接口 100。例如，1 比特?cái)?shù) 據(jù)可以作為64比特?cái)?shù)據(jù)提供給從接口 100。第一到第四同步存儲(chǔ)器21、23、41和43可以例如使用具有先入先出功能的先入先 出(FIFO)存儲(chǔ)器來實(shí)現(xiàn)。同步降低單元250可以連接到擴(kuò)大器200，并且可以響應(yīng)于比處理器時(shí)鐘頻率更 低的總線時(shí)鐘，對(duì)擴(kuò)大器200的輸出執(zhí)行同步降低。在圖3中，施加到擴(kuò)大器200的時(shí)鐘CLKl也可以在處理器的時(shí)鐘域(clock domain)下操作。因而，當(dāng)處理器時(shí)鐘具有大約IGHz頻率時(shí)，時(shí)鐘CLKl也可以具有大約 IGHz頻率。另一方面，總線時(shí)鐘可以具有大約200MHz頻率。處理器(或CPU)時(shí)鐘可以是由動(dòng)態(tài)電壓頻率調(diào)節(jié)控制器(DVFSC)控制的動(dòng)態(tài)電 壓頻率調(diào)節(jié)(DVFS)時(shí)鐘，DVFSC可以最小化SoC的電流消耗。時(shí)鐘頻率可以由DVFSC動(dòng)態(tài) 地控制。圖4是示出圖3的同步降低單元250的框圖。參考圖4，同步降低單元250可以包 括同步存儲(chǔ)器252、匹配值254、匹配256、第一和第二觸發(fā)器258和259。同步存儲(chǔ)器252 可以存儲(chǔ)數(shù)據(jù)。匹配值邪4可以存儲(chǔ)期望的匹配值。匹配256可以確定在同步存儲(chǔ)器252 中存儲(chǔ)的數(shù)據(jù)是否與匹配值匹配。匹配256可以使用例如比較器來實(shí)現(xiàn)。第一和第二觸發(fā) 器258和259可以響應(yīng)于匹配256的激活信號(hào)CLKEN鎖存(latch)數(shù)據(jù)。在圖4中，輸出 線LlO集中代表圖3的AW、W和AR，而輸入線L20集中代表圖3的B禾口 R。根據(jù)示例實(shí)施例，擴(kuò)大器可以在大約IGHz的高頻操作，并且可以使用高頻管線結(jié) 構(gòu)。以下，將參考圖5和圖6描述本發(fā)明概念的示例實(shí)施例。圖5是根據(jù)本發(fā)明概念的示例實(shí)施例的帶寬同步電路的框圖。圖6是示出圖5的 擴(kuò)大器的詳細(xì)框圖。參考圖5，帶寬同步電路500可以包括虛線條Bal周圍的框結(jié)構(gòu)的擴(kuò)大器210，該 擴(kuò)大器210響應(yīng)于第一時(shí)鐘CLKl和第二時(shí)鐘CLK2執(zhí)行擴(kuò)大功能。雖然沒有示出，但是根 據(jù)上述示例實(shí)施例，擴(kuò)大器210可以連接到同步降低單元。
擴(kuò)大器210可以安裝在處理器側(cè)100和總線矩陣300之間。在圖6中，擴(kuò)大器210 可以包括分別響應(yīng)于第一和第二時(shí)鐘CLKl和CLK2操作的第一和第二同步打包器222和 224，并且第一和第二同步解包器242和244分別響應(yīng)于第一和第二時(shí)鐘CLKl和CLK2操作。 第一和第二同步打包器222和2M可以共享第一和第二同步存儲(chǔ)器21和23。第一同步打 包器222可以包括第一同步打包控制器沈，而第二同步打包器2 可以包括第二同步打包 控制器27。第一和第二同步解包器242和244可以共享第三和第四同步存儲(chǔ)器41和43。 第一同步解包器242可以包括第二復(fù)用器44和第一同步解包控制器46，而第二同步解包 器244可以包括第一復(fù)用器42和第二同步解包控制器47。在第一和第二同步打包控制器 26和27以及第一和第二同步解包控制器46和47旁邊示出的參考字符FSM_s和FSM_m分 別代表有限狀態(tài)機(jī)-從(finite state machine-slave)和有限狀態(tài)機(jī)-主(finite state machine-master)。當(dāng)?shù)谝粫r(shí)鐘CLKl為大約400MHz時(shí)，第二時(shí)鐘CLK2可以為大約200MHz。從而，第 一時(shí)鐘CLKl可以從CPU側(cè)提供，而第二時(shí)鐘CLK2可以從BUS側(cè)提供。除了擴(kuò)大器210被分為可以在不同頻率操作的兩部分之外，在圖6中示出的擴(kuò)大 器210可以有些類似于圖3的擴(kuò)大器200。因此，在64比特和128比特的不同比特寬度的情況下，如果擴(kuò)大器210中的第一 同步打包器222和第一同步解包器242操作在400MHz，并且第二同步打包器2M和第二同 步解包器244操作在200MHz，則可以實(shí)現(xiàn)帶寬平衡。但是，除了 200MHz總線時(shí)鐘和IGHz DVFS時(shí)鐘之外，圖6的示例實(shí)施例可以使用 400MHz時(shí)鐘。因此，圖6的示例實(shí)施例在由于存在額外時(shí)鐘而加載(loading)的情況下特 別有用。圖7是示出根據(jù)本發(fā)明概念的示例實(shí)施例的帶寬同步電路的框圖。圖8是示出圖 7的擴(kuò)大器的一部分的框圖。圖9是圖7的電路的操作時(shí)序圖。參考圖7，帶寬同步電路可以包括操作在第二時(shí)鐘CLK2處的擴(kuò)大器202和CPU側(cè) 的從接口(Si) 102。SI 102可以具有請(qǐng)求選擇提供單元的結(jié)構(gòu)，該請(qǐng)求選擇提供單元包括 存儲(chǔ)器10、復(fù)用器14和寄存器19。根據(jù)本發(fā)明概念的示例實(shí)施例，帶寬同步電路可以包括 擴(kuò)大器102和請(qǐng)求選擇提供單元。雖然沒有示出，但是根據(jù)上面公開的示例實(shí)施例，擴(kuò)大器 202可以連接到同步降低單元。擴(kuò)大器202可以響應(yīng)于第二時(shí)鐘CLK2(例如，200MHz)操作，并且可以包括同步解 包器(圖8的對(duì)幻，同步解包器響應(yīng)于預(yù)定/期望的請(qǐng)求(例如，包裝4突發(fā)讀請(qǐng)求，或包 裝8突發(fā)讀請(qǐng)求)，輸出具有第二數(shù)據(jù)比特寬度的讀數(shù)據(jù)R。根據(jù)示例實(shí)施例，擴(kuò)大器202 還可以包括根據(jù)上面公開的示例實(shí)施例中的任意一個(gè)的同步打包器。請(qǐng)求選擇提供單元可以使響應(yīng)于一般命令請(qǐng)求(增量突發(fā)或固定突發(fā))而輸入 的、具有第一數(shù)據(jù)寬度的讀數(shù)據(jù)R繞過或阻擋其通過。例如，利用包裝4突發(fā)讀請(qǐng)求，請(qǐng)求 選擇提供單元可以響應(yīng)于具有比第二時(shí)鐘更高頻率的第一時(shí)鐘(例如，IGHz)，將具有第二 時(shí)鐘比特寬度(例如，1 比特)的讀數(shù)據(jù)R輸入提供兩個(gè)時(shí)鐘周期。存儲(chǔ)器10是檢測(cè)存在或不存在包裝4突發(fā)讀請(qǐng)求的電路元件。存儲(chǔ)器10可以包 括地址讀內(nèi)容可尋址存儲(chǔ)器(Address Read Contents Addressable Memory，ARCAM)。復(fù) 用器14可以響應(yīng)于選擇信號(hào)SEL經(jīng)由總線線路B2和B3接收128比特?cái)?shù)據(jù)，并且可以與第一時(shí)鐘(例如，IGHz)同步地將所接收的128比特?cái)?shù)據(jù)提供給R-信道18。例如，所接收的 128比特?cái)?shù)據(jù)可以以每個(gè)具有64比特?cái)?shù)據(jù)的兩部分來提供。當(dāng)選擇信號(hào)SEL去激活時(shí)(例 如，在一般請(qǐng)求的情況下)，復(fù)用器14可以不將由總線線路B2提供的64比特?cái)?shù)據(jù)提供給 R-信道18。而是，寄存器19可以存儲(chǔ)64比特?cái)?shù)據(jù)，并且可以作為用于記錄器的存儲(chǔ)元件。 例如，當(dāng)在包裝4突發(fā)讀請(qǐng)求期間數(shù)據(jù)沒有按順序輸入時(shí)，寄存器19可以用來按順序輸出 數(shù)據(jù)。參考圖8，同步解包器242可以包括第三和第四同步存儲(chǔ)器41和43、第一和第二 復(fù)用器42和44、存儲(chǔ)器46和同步解包控制器45。存儲(chǔ)器46可以檢測(cè)存在或不存在包裝4 突發(fā)讀請(qǐng)求。當(dāng)對(duì)讀地址信道AR和讀數(shù)據(jù)信道R執(zhí)行同步解包時(shí)，同步解包器242可以對(duì) 于期望的請(qǐng)求(例如，包裝4突發(fā)讀請(qǐng)求)經(jīng)由總線線路B2和B3輸出具有第二比特寬度 (例如，1 比特)的讀數(shù)據(jù)R。而且，在除了包裝突發(fā)讀請(qǐng)求(wrap burst read request)的 請(qǐng)求的情況下，從第四同步存儲(chǔ)器43輸出的64比特?cái)?shù)據(jù)可以與第二時(shí)鐘(例如，200MHz) 同步地輸出。在包裝4突發(fā)讀請(qǐng)求的情況下，1 比特?cái)?shù)據(jù)可以從第四同步存儲(chǔ)器43輸出， 或者可以輸出繞過第四同步存儲(chǔ)器43的128比特?cái)?shù)據(jù)。參考RDATAh，圖9示出了對(duì)于包裝4突發(fā)讀請(qǐng)求、輸出具有第二數(shù)據(jù)比特寬度 (例如，64比特)的讀數(shù)據(jù)。RDATAh示出了從圖7的復(fù)用器14輸出的數(shù)據(jù)的時(shí)序。在圖 9中示出的CLK代表CPU的時(shí)鐘。CPU的時(shí)鐘可以對(duì)應(yīng)于具有大約IGHz頻率的第一時(shí)鐘。 而且，ACLK代表AXI總線時(shí)鐘，該AXI總線時(shí)鐘對(duì)應(yīng)于具有大約200MHz頻率的第二時(shí)鐘。 INCLKEN代表輸入時(shí)鐘使能信道。在圖9中，在時(shí)間點(diǎn)tl和t2之間的部分可以對(duì)應(yīng)于CPU的一個(gè)時(shí)鐘周期。而且，在時(shí)間點(diǎn)t3和t4之間的部分可以對(duì)應(yīng)于CPU的一個(gè)時(shí)鐘周期。參考 RDATAla，響應(yīng)于包裝4突發(fā)讀請(qǐng)求，可以在總線時(shí)鐘QOOMHz)的一個(gè)周期期間接收128比 特?cái)?shù)據(jù)。響應(yīng)于從輸入時(shí)鐘使能信號(hào)INCLKEN修改的使能信號(hào)INCLKEN_M，可以在CPU的2 個(gè)時(shí)鐘周期期間輸出所接收的128比特RDATAla作為128比特?cái)?shù)據(jù)(通過將al和a2相加 而獲得的數(shù)據(jù))。另一方面，RDATAl示出了在不存在包裝3突發(fā)讀請(qǐng)求的情況下接收64比特?cái)?shù)據(jù)。 RDATA2示出了在CPU的一個(gè)時(shí)鐘周期期間輸出所接收的64比特?cái)?shù)據(jù)作為64比特?cái)?shù)據(jù)al。因而，在第二時(shí)鐘期間并且響應(yīng)于特定請(qǐng)求(例如，包裝4突發(fā)讀請(qǐng)求)，可以發(fā)送 具有兩倍于R-信道的比特寬度大小的比特寬度的數(shù)據(jù)。然后，可以在第一時(shí)鐘的2個(gè)周期 期間提供該數(shù)據(jù)。結(jié)果，可以有效維持帶寬的平衡。在圖10和圖11中示出了在示例實(shí)施例中包裝4突發(fā)讀請(qǐng)求的一個(gè)功能。圖10和圖11是示出在處理器操作期間重請(qǐng)求頻率的表。當(dāng)出現(xiàn)諸如多加載(multiple loads)或命令執(zhí)行之類的重(例如，資源密集型) 請(qǐng)求時(shí)，可能導(dǎo)致高速緩存錯(cuò)誤(cache miss)，從而降低系統(tǒng)操作性能。根據(jù)本發(fā)明概念的 示例實(shí)施例，已經(jīng)對(duì)兩種情況執(zhí)行了 CPU痕量(trace)分析，以找出高速緩存錯(cuò)誤情況的頻 率。圖10是示出在使用來自Advanced RISC Machine (ARM)公司的AXI總線的 ARMl 176PB_L2WA1 locAXI. out的情況下重請(qǐng)求的頻率的表。圖11是示出在ARM1176PB_ L2AWCACHEattr_AXI. out的情況下重請(qǐng)求的頻率的表。這里，L2WAlloc代表L2高速緩存的分配，而L2AWCACHEattr可以代表L2高速緩存的寫地址的屬性。在圖10中，在AR包裝突發(fā)4請(qǐng)求中，在四個(gè)時(shí)鐘周期內(nèi)出現(xiàn)的通信量計(jì)數(shù)可以為 17，491，這表示大約9. 的累積率(accumulation ratio)。在圖11中，在AR包裝突發(fā)4 請(qǐng)求中，在四個(gè)時(shí)鐘周期內(nèi)出現(xiàn)的通信量計(jì)數(shù)可以為14，621，這表示大約7. 5%的累積率。 最終，在圖10中重請(qǐng)求頻率可以總共為大約5. 88%，而在圖11中重請(qǐng)求頻率可以總共為大 約 1. 51%。如上所述，對(duì)于臨界性能(critical performance)的包裝4突發(fā)讀請(qǐng)求，為了解 決帶寬瓶頸，數(shù)據(jù)可以在圖9的RDATAla的時(shí)間被發(fā)送，并且可以在RDATAh的時(shí)間被提供 給CPU側(cè)，從而得到對(duì)帶寬瓶頸更加有效的解決方案。圖12是示出包括根據(jù)本發(fā)明概念的示例實(shí)施例的帶寬同步電路的移動(dòng)系統(tǒng)的框 圖。參考圖12，移動(dòng)系統(tǒng)可以包括具有L2高速緩存的CPU 500、連接到AXI總線BUSl 的媒體系統(tǒng)510、調(diào)制解調(diào)器520、存儲(chǔ)器控制器420、引導(dǎo)R0M430和顯示器控制器440。存 儲(chǔ)器410(例如，DRAM、閃存等)可以連接到存儲(chǔ)器控制器420。顯示器450 (例如，IXD等) 可以連接到顯示器控制器440。BUSl可以是CPU總線，而BUS2可以是存儲(chǔ)器總線。CPU 500除了等級(jí)2 (L2)高速 緩存以外還可以包括等級(jí)一(Li)高速緩存。Ll高速緩存可以用來存儲(chǔ)頻繁存取的數(shù)據(jù)和 /或命令。類似地，L2高速緩存可以用來存儲(chǔ)頻繁存取的數(shù)據(jù)和/或命令。圖12的移動(dòng)系統(tǒng)可以實(shí)現(xiàn)在例如智能電話、個(gè)人導(dǎo)航設(shè)備、便攜式因特網(wǎng)設(shè)備、 便攜式廣播設(shè)備和/或多媒體設(shè)備中。在圖12的移動(dòng)系統(tǒng)中，根據(jù)在圖7中示出的示例實(shí)施例的帶寬同步電路可以安置 在CPU 500的塊與AXI總線之間。但是，示例實(shí)施例并不限制于此，并且任何前述的示例實(shí) 施例可以用在移動(dòng)系統(tǒng)中。在這種情況下，由于圖7的SI塊102在CPU側(cè)，因此可以在大約IGHz的第一時(shí)鐘 驅(qū)動(dòng)SI塊102，而可以在大約200MHz的第二時(shí)鐘驅(qū)動(dòng)連接到AXI總線的擴(kuò)大器202。在正常讀時(shí)，在擴(kuò)大器202側(cè)，64比特?cái)?shù)據(jù)可以與200MHz時(shí)鐘同步地輸出，并且， 在64比特包裝4突發(fā)讀時(shí)，128比特讀數(shù)據(jù)可以與200MHz時(shí)鐘同步地輸出。在正常讀時(shí)，CPU側(cè)的SI塊102可以通過R-信道18將64比特讀數(shù)據(jù)繞過到CPU， 并且在包裝4突發(fā)讀時(shí)，可以在兩個(gè)周期期間、與IGHz時(shí)鐘同步地將128比特讀數(shù)據(jù)提供 給 CPU。因此，當(dāng)在包裝4突發(fā)讀請(qǐng)求的情況下執(zhí)行帶寬同步時(shí)，擴(kuò)大器電路的修改可以 被最小化，并且?guī)捚款i也可以被有效地解決，由此改善了使用SoC的移動(dòng)系統(tǒng)的操作性 能。此外，諸如移動(dòng)系統(tǒng)的數(shù)據(jù)處理系統(tǒng)的制造成本也可以被降低。雖然針對(duì)在64比特高頻CPU子系統(tǒng)和128比特低頻總線接口之間生成的帶寬瓶 頸描述了本發(fā)明概念的示例實(shí)施例，但是示例實(shí)施例并不限制于此，并且本發(fā)明概念的示 例實(shí)施例也可以應(yīng)用到任何其中可能出現(xiàn)帶寬瓶頸的數(shù)據(jù)處理系統(tǒng)。根據(jù)示例實(shí)施例，移動(dòng)系統(tǒng)中處理器的數(shù)量可以增加為大于兩個(gè)。處理器的示例 可以包括微處理器、CPU、數(shù)字信號(hào)處理器、微控制器、精簡(jiǎn)指令集計(jì)算機(jī)、復(fù)雜指令集計(jì)算 機(jī)等。
根據(jù)本發(fā)明概念的示例實(shí)施例，在CPU和總線之間的同步瓶頸可以被最小化或減因此，當(dāng)帶寬同步電路被用在SoC中時(shí)，可以降低數(shù)據(jù)處理系統(tǒng)的制造成本，并且 能夠改善SoC的操作性能。已經(jīng)這樣描述的示例實(shí)施例，很清楚所述示例實(shí)施例可以以多種方式進(jìn)行改變。 這樣的改變不應(yīng)被認(rèn)為是脫離了示例實(shí)施例意圖的精神和范圍，并且本領(lǐng)域技術(shù)人員非常 清楚所有這樣的修改都意圖包括在權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種帶寬同步電路，包括擴(kuò)大器，包括至少一個(gè)同步打包器和至少一個(gè)同步解包器，所述至少一個(gè)同步打包器 和所述至少一個(gè)同步解包器基于第一時(shí)鐘操作；以及同步降低單元，連接到所述擴(kuò)大器，并且被配置為響應(yīng)于具有低于所述第一時(shí)鐘頻率 的頻率的第二時(shí)鐘，對(duì)所述擴(kuò)大器的數(shù)據(jù)執(zhí)行同步降低操作。
2.如權(quán)利要求1所述的帶寬同步電路，其中，所述第一時(shí)鐘是具有IGHz頻率的處理器 時(shí)鐘，而所述第二時(shí)鐘是具有200MHz頻率的總線時(shí)鐘。
3.如權(quán)利要求2所述的帶寬同步電路，其中，所述至少一個(gè)同步打包器對(duì)寫地址信道、 寫數(shù)據(jù)信道和寫響應(yīng)信道執(zhí)行同步打包，而所述至少一個(gè)同步解包器對(duì)讀地址信道和讀數(shù) 據(jù)信道執(zhí)行同步解包。
4.如權(quán)利要求3所述的帶寬同步電路，其中所述至少一個(gè)同步打包器包括第一同步存儲(chǔ)器和第二同步存儲(chǔ)器，所述第一和第二同步存儲(chǔ)器被配置為接收寫地址 信道、寫數(shù)據(jù)信道和寫響應(yīng)信道中的至少一個(gè)，以及其中所述至少一個(gè)同步解包器包括第三同步存儲(chǔ)器和第四同步存儲(chǔ)器，所述第三和第四同步存儲(chǔ)器被配置為接收讀地址 信道和讀數(shù)據(jù)信道中的至少一個(gè)。
5.如權(quán)利要求4所述的帶寬同步電路，其中，所述第一同步存儲(chǔ)器響應(yīng)于來自同步打 包控制器的控制，存儲(chǔ)所述寫地址信道的地址，并擴(kuò)充所存儲(chǔ)的地址以便將經(jīng)擴(kuò)充的地址 輸出到所述同步降低單元。
6.如權(quán)利要求4所述的帶寬同步電路，其中，所述第二同步存儲(chǔ)器響應(yīng)于來自同步打 包控制器的控制，存儲(chǔ)所述寫數(shù)據(jù)信道的數(shù)據(jù)，并擴(kuò)充所存儲(chǔ)的數(shù)據(jù)以便將經(jīng)擴(kuò)充的數(shù)據(jù) 輸出到所述同步降低單元。
7.如權(quán)利要求4所述的帶寬同步電路，其中，所述第三同步存儲(chǔ)器響應(yīng)于來自同步解 包控制器的控制，存儲(chǔ)所述讀地址信道的地址，并擴(kuò)充所存儲(chǔ)的地址以便通過選擇器將經(jīng) 擴(kuò)充的地址輸出到所述同步降低單元。
8.如權(quán)利要求4所述的帶寬同步電路，其中，所述第四同步存儲(chǔ)器響應(yīng)于同步解包控 制器的控制，存儲(chǔ)所述讀數(shù)據(jù)信道的數(shù)據(jù)，并經(jīng)由選擇器將所存儲(chǔ)的數(shù)據(jù)輸出到從接口。
9.如權(quán)利要求4所述的帶寬同步電路，所述第一、第二、第三和第四同步存儲(chǔ)器中的至 少一個(gè)是先入先出(FIFO)存儲(chǔ)器。
10.如權(quán)利要求1所述的帶寬同步電路，其中，所述同步降低單元包括同步存儲(chǔ)器，被配置為存儲(chǔ)數(shù)據(jù)；匹配值，被配置為存儲(chǔ)至少一個(gè)匹配值；匹配，被配置為確定存儲(chǔ)在所述同步存儲(chǔ)器中的數(shù)據(jù)是否與所述至少一個(gè)匹配值匹 配；以及第一觸發(fā)器和第二觸發(fā)器，被配置為響應(yīng)于根據(jù)所述匹配生成的激活信號(hào)來鎖存數(shù)據(jù)。
11.如權(quán)利要求1所述的帶寬同步電路，其中，所述擴(kuò)大器包括第一同步打包器和第二同步打包器，分別響應(yīng)于所述第一時(shí)鐘和所述第二時(shí)鐘操作；以及第一同步解包器和第二同步解包器，分別響應(yīng)于所述第一和第二時(shí)鐘操作，所述第一 時(shí)鐘和所述第二時(shí)鐘具有不同的頻率。
12.如權(quán)利要求11所述的帶寬同步電路，其中，所述第一時(shí)鐘的頻率為400MHz，而所述 第二時(shí)鐘的頻率為200MHz。
13.如權(quán)利要求11所述的帶寬同步電路，其中，所述第一時(shí)鐘由所述電路的處理器側(cè) 提供，而所述第二時(shí)鐘由所述電路的總線側(cè)提供。
14.如權(quán)利要求11所述的帶寬同步電路，其中，所述第一和第二同步打包器共享第一同步存儲(chǔ)器和第二同步存儲(chǔ)器，所述第一 和第二同步存儲(chǔ)器被配置為接收寫地址信道、寫數(shù)據(jù)信道和寫響應(yīng)信道中的至少一個(gè)；以 及其中，所述第一和第二同步解包器共享第三同步存儲(chǔ)器和第四同步存儲(chǔ)器，所述第三 和第四同步存儲(chǔ)器被配置為接收讀地址信道和讀數(shù)據(jù)信道中的至少一個(gè)。
15.如權(quán)利要求14所述的帶寬同步電路，其中，所述第一同步存儲(chǔ)器響應(yīng)于來自同步 打包控制器的控制存儲(chǔ)所述寫地址信道的地址。
16.如權(quán)利要求14所述的帶寬同步電路，其中，所述第二同步存儲(chǔ)器響應(yīng)于來自同步 打包控制器的控制存儲(chǔ)所述寫數(shù)據(jù)信道的數(shù)據(jù)。
17.如權(quán)利要求14所述的帶寬同步電路，其中，所述第三同步存儲(chǔ)器響應(yīng)于來自同步 解包控制器的控制存儲(chǔ)所述讀地址信道的地址。
18.如權(quán)利要求14所述的帶寬同步電路，其中，所述第四同步存儲(chǔ)器響應(yīng)于來自同步 解包控制器的控制存儲(chǔ)所述讀數(shù)據(jù)信道的數(shù)據(jù)。
19.如權(quán)利要求1所述的帶寬同步電路，其中所述至少一個(gè)同步解包器響應(yīng)于期望的請(qǐng)求和所述第二時(shí)鐘，輸出具有第一數(shù)據(jù)寬度 的數(shù)據(jù)，所述第一數(shù)據(jù)寬度大于第二數(shù)據(jù)寬度；以及所述帶寬同步電路還包括請(qǐng)求選擇提供單元，被配置為響應(yīng)于一般請(qǐng)求阻擋至少一部分?jǐn)?shù)據(jù)，所阻擋的部分具 有所述第二數(shù)據(jù)寬度的寬度，并且所述請(qǐng)求選擇提供單元被配置為響應(yīng)于所述期望的請(qǐng)求 和所述第一時(shí)鐘提供具有所述第一數(shù)據(jù)寬度的數(shù)據(jù)，所述第一時(shí)鐘的頻率大于所述第二時(shí) 鐘的頻率。
20.如權(quán)利要求19所述的帶寬同步電路，其中，所述請(qǐng)求選擇提供單元在所述電路的 中央處理單元(CPU)側(cè)。
21.如權(quán)利要求19所述的帶寬同步電路，其中，所述期望的請(qǐng)求是包裝4突發(fā)讀請(qǐng)求。
22.如權(quán)利要求19所述的帶寬同步電路，其中，所述第一數(shù)據(jù)寬度為128比特，而所述 第二數(shù)據(jù)寬度為64比特。
23.如權(quán)利要求19所述的帶寬同步電路，其中，由所述同步解包器輸出的數(shù)據(jù)是具有 大于所述第二數(shù)據(jù)寬度的寬度的讀數(shù)據(jù)。
24.—種數(shù)據(jù)處理系統(tǒng)，包括處理器，連接到高速緩存控制器；如權(quán)利要求19所述的帶寬同步電路，連接在所述處理器和接口總線之間；以及多個(gè)外圍功能塊，連接到所述接口總線。
25.如權(quán)利要求M所述的數(shù)據(jù)處理系統(tǒng)，其中，所述外圍功能塊包括直接存儲(chǔ)器存取 控制器(DMAC)、通用串行總線(USB)、外圍組件互連(PCI)、靜態(tài)存儲(chǔ)器控制器(SMC)、以及 智能卡接口(SCI)中的至少兩個(gè)。
26.如權(quán)利要求M所述的數(shù)據(jù)處理系統(tǒng)，其中，所述接口總線是先進(jìn)可擴(kuò)展接口(AXI) 總線。
27.如權(quán)利要求M所述的數(shù)據(jù)處理系統(tǒng)，其中，在64比特包裝4突發(fā)讀中，所述擴(kuò)大器 在具有200MHz頻率的所述第二時(shí)鐘的每個(gè)周期提供一個(gè)128比特的讀數(shù)據(jù)。
28.一種帶寬同步方法，包括在第一時(shí)鐘頻率驅(qū)動(dòng)處理器，并且在第二時(shí)鐘頻率驅(qū)動(dòng)連接到接口總線的擴(kuò)大器；對(duì)于第一讀命令，與所述第二時(shí)鐘頻率同步地向所述擴(kuò)大器輸出具有第一數(shù)據(jù)寬度的 讀數(shù)據(jù)，并且對(duì)于第二讀命令，與所述第二時(shí)鐘頻率同步地輸出具有第二數(shù)據(jù)寬度的讀數(shù) 據(jù)；當(dāng)具有所述第一數(shù)據(jù)寬度的讀數(shù)據(jù)被輸入時(shí)，在擴(kuò)大器中阻擋所述讀數(shù)據(jù)；以及當(dāng)具有所述第二數(shù)據(jù)寬度的讀數(shù)據(jù)被輸入時(shí)，與所述第一時(shí)鐘頻率同步地、將所述讀 數(shù)據(jù)提供兩個(gè)周期的所述第一時(shí)鐘。
29.如權(quán)利要求觀所述的方法，其中，所述第一數(shù)據(jù)比特寬度為64比特，所述第二數(shù)據(jù) 比特寬度為128比特。
30.如權(quán)利要求觀所述的方法，其中，所述第一時(shí)鐘頻率為1GHz，而所述第二時(shí)鐘頻率 為 200MHz。
全文摘要
本發(fā)明示例實(shí)施例涉及帶寬同步電路和帶寬同步方法。帶寬同步電路包括擴(kuò)大器和同步降低單元。擴(kuò)大器包括根據(jù)第一時(shí)鐘操作的同步打包器和同步解包器。同步降低單元連接到擴(kuò)大器，并且響應(yīng)于頻率低于第一時(shí)鐘頻率的第二時(shí)鐘，對(duì)擴(kuò)大器的數(shù)據(jù)執(zhí)行同步降低操作。
文檔編號(hào)H04W56/00GK102083196SQ201010566410
公開日2011年6月1日 申請(qǐng)日期2010年11月26日 優(yōu)先權(quán)日2009年11月26日
發(fā)明者嚴(yán)濬亨, 尹栽根, 沈圣勛, 洪性珉, 鄭法澈, 鄭賢旭 申請(qǐng)人:三星電子株式會(huì)社