專利名稱：用于判決反饋均衡器的加法器的輸入控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路(IC)設(shè)計(jì)，更具體地，涉及判決反饋均衡
器設(shè)計(jì)。
背景技術(shù)：
隨著半導(dǎo)體工藝技術(shù)的進(jìn)步，IC芯片能夠以更快的速度運(yùn)行并且提供 更高的運(yùn)行功率。這為I/O信號(hào)的數(shù)據(jù)速率提出了更高的要求，以實(shí)現(xiàn)系 統(tǒng)級(jí)性能最大化。1/0信號(hào)可以在諸如中央處理器(CPU)內(nèi)存應(yīng)用的碼間 鏈路傳輸，以及出現(xiàn)在如可升級(jí)(scalable)多處理器服務(wù)器和高速路由/ 交換機(jī)的系統(tǒng)中的遠(yuǎn)程背板或同軸電纜鏈路。遠(yuǎn)程應(yīng)用程序在實(shí)現(xiàn)魯棒高 速I/O傳輸中尤其存在難題，因?yàn)樵跀?shù)據(jù)速率進(jìn)入操作的微波頻率范圍或超 出這個(gè)范圍時(shí)，由于反射會(huì)出現(xiàn)增大的線損、串?dāng)_以及信號(hào)失真的綜合效應(yīng)。
為了實(shí)現(xiàn)可靠的信號(hào)傳輸，1/0核心體系結(jié)構(gòu)可以采用鏈路均衡器的一 些形式。用于達(dá)到3-4Gb/s的數(shù)據(jù)速率的常用的均衡器為在發(fā)射機(jī)端的前 饋均衡器，或FFE，該均衡器預(yù)校正信號(hào)，使得信號(hào)可以在接收機(jī)恢復(fù)出 具有適合可靠數(shù)據(jù)檢測(cè)的期望的形狀。均衡器的另 一種形式是判決反饋均 衡器，或DFE,其通過從當(dāng)前接收信號(hào)中減去出現(xiàn)在先驗(yàn)數(shù)據(jù)信號(hào)的碼間 干擾或ISI來操作。
圖1為采用DFE的常規(guī)接收機(jī)100的框圖。接收機(jī)100包括信號(hào)放大 器IIO,用于DFE140的加法器120，模擬-數(shù)字采樣器130，解復(fù)用器模塊 150， DFE邏輯模塊160，時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)邏輯模塊170和相位插值 器模塊175。 DFE邏輯模塊160從解復(fù)用器模塊150的輸出中提取抽頭權(quán)。 抽頭權(quán)在乘法器122與DFE信號(hào)組合，然后被相加器125加和。乘法器122 和相加器125都是加法器120的組成部分。CDR邏輯模塊170和相位插值 器模塊175為采樣器130獲取時(shí)間信息?？傊?，DFE將校正值與接收信號(hào)加和作為先驗(yàn)切片數(shù)據(jù)判決和相關(guān)抽頭權(quán)的函數(shù)。
圖2示出了加法器120的常規(guī)電路實(shí)現(xiàn)原理圖，加法器120包括k個(gè) 抽頭，其中k為整數(shù)。放大器110的輸出，以差分對(duì)的形式，通過網(wǎng)絡(luò)SN 和SP連接到采樣器130的輸入。數(shù)個(gè)反饋抽頭塊2t)2[l]到202[k]連接到網(wǎng) 絡(luò)SN和SP，其中k為整數(shù)。加法器120用于加和反饋抽頭和接收信號(hào)。
參考圖2，抽頭202[1]到202[k]的電路結(jié)構(gòu)是相同的，但是對(duì)于每個(gè)抽 頭塊，信號(hào)和抽頭權(quán)是不同的。以抽頭塊202[1]作為示例，互補(bǔ)數(shù)據(jù)信號(hào) DataP[l]和DataN[l]由圖1所示的DFE模塊140生成，互補(bǔ)標(biāo)志信號(hào)SgnP[l] 和SgnN[l]由圖1所示的DFE邏輯模塊160生成。抽頭權(quán)[l]由預(yù)定電流源 206[1]表示。 一對(duì)NMOS晶體管212[1]和214[1]確定抽頭權(quán)[1]加到網(wǎng)絡(luò)SN 或者網(wǎng)絡(luò)SP上。當(dāng)NOMS晶體管212[1]開啟時(shí)，電流從網(wǎng)絡(luò)SP流出，例 如，網(wǎng)絡(luò)SP的接收信號(hào)由抽頭權(quán)[1]修正。類似地，當(dāng)NOMS晶體管214[1] 開啟(turn of)時(shí)，電流從網(wǎng)絡(luò)SN流出，例如，網(wǎng)絡(luò)SN的接收信號(hào)由抽 頭權(quán)[l]修正。NMOS晶體管212[1]和214[1]由互補(bǔ)數(shù)據(jù)信號(hào)DataP[l]和 DataN[l]以及互補(bǔ)標(biāo)志信號(hào)SgnP[l]和SgnN[l]控制。當(dāng)信號(hào)SgnP[l]為邏輯 高，并且信號(hào)SgnN[l]為邏輯低，那么PMOS晶體管224[1]和226[1]開啟。 同時(shí)，如果信號(hào)DataP[l]為邏輯高，并且信號(hào)DataN[l]為邏輯低，那么NMOS 晶體管212[1]開啟并且NMOS晶體管214[1]關(guān)斷。類似地，當(dāng)信號(hào)SgnP[l] 為邏輯低并且信號(hào)SgnN[l]為邏輯高時(shí)，PMOS晶體管222[1]和228[1]開啟。 同時(shí)，如果信號(hào)DataP[l]為邏輯高并且信號(hào)DataN[l]為邏輯低，那么NMOS 晶體管214[1]開啟并且NMOS晶體管212[1]關(guān)斷。通過這種方法，在網(wǎng)絡(luò) SN或網(wǎng)絡(luò)SP預(yù)期的抽頭權(quán)以電流源206[1]的強(qiáng)度的形式反饋到接收信號(hào)。
但是，數(shù)據(jù)信號(hào)DataP[l]或DataN[l]需要通過傳輸門PMOS晶體管 222[1]、 224[1]、 226[1]或228[1]來控制NMOS晶體管212[1]或214[1]。傳 輸門PMOS晶體管從它的源極到漏極具有壓降。對(duì)于深亞微米工藝，電源 電壓可能會(huì)非常低，導(dǎo)致PMOS晶體管222[1]、 224[1]、 226[1]或228[1] 的壓降與電源電壓相當(dāng)。在這種情況下，加法器電路120會(huì)慢下來或者甚 至不能正常工作。因此，需要可以在低電源電壓下工作并且不影響速度的 DFE的加法器。

發(fā)明內(nèi)容
本發(fā)明公開了一種判決反饋均衡器(DFE)的加法器的抽頭電路，該 抽頭電路包括接收信號(hào)的差分對(duì)線路，具有與連接在第一節(jié)點(diǎn)和地之間 的抽頭權(quán)基本成比例的量級(jí)的電流源，可控制的將電流源連接到接收信號(hào) 線路中的任一個(gè)的數(shù)個(gè)NMOS晶體管，只連接到所述數(shù)個(gè)NMOD晶體管 的柵極的DFE數(shù)據(jù)信號(hào)和DFE邏輯標(biāo)志信號(hào)，其中抽頭電路可以在低電 源電壓下工作并且不損失速度。
本發(fā)明公開了一種判決反饋均衡器(DFE)的加法器中的抽頭電路， 所述抽頭電路包括傳輸接收信號(hào)的差分對(duì)的第一和第二網(wǎng)絡(luò)；連接在第 一節(jié)點(diǎn)和第一電源電壓之間的校正源，所述校正源具有與抽頭權(quán)基本成比 例的量級(jí)；具有分別連接在所述第 一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間的源極和漏極的 第一開關(guān)晶體管；具有分別連接在所述第一節(jié)點(diǎn)和第三節(jié)點(diǎn)之間的源極和 漏極的第二開關(guān)晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之 間的源極和漏極的第三開關(guān)晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述 第二網(wǎng)絡(luò)之間的源極和漏極的第四開關(guān)晶體管；具有分別連接在所述第三 節(jié)點(diǎn)和所述第 一 網(wǎng)絡(luò)之間的源極和漏極的第五開關(guān)晶體管；具有分別連接 在所述第三節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第六開關(guān)晶體管；分 別連接到所述第一和第二開關(guān)晶體管的柵極的第一和第二控制信號(hào)，所述 第一和第二控制信號(hào)彼此互補(bǔ)；連接到所述第三和第六開關(guān)晶體管的柵極
的第三控制信號(hào)；以及連接到所述第四和第五開關(guān)晶體管的柵極的第四控 制信號(hào)，所述第四控制信號(hào)與所述第三控制信號(hào)互補(bǔ)。
本發(fā)明公開了一種判決反饋均衡器(DFE)的加法器中的抽頭電路， 所述抽頭電路包括傳輸接收信號(hào)的差分對(duì)的第一和第二網(wǎng)絡(luò)；連接在第 一節(jié)點(diǎn)和第 一 電源電壓之間的電流源，所述電流源具有與抽頭權(quán)基本成比 例的量級(jí)；具有分別連接在所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間的源極和漏極的 第一開關(guān)晶體管；具有分別連接在所述第一節(jié)點(diǎn)和第三節(jié)點(diǎn)之間的源極和 漏極的第二開關(guān)晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之 間的源極和漏極的第三開關(guān)晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述 第二網(wǎng)絡(luò)之間的源極和漏極的第四開關(guān)晶體管；具有分別連接在所述第三 節(jié)點(diǎn)和所述第 一網(wǎng)絡(luò)之間的源極和漏極的第五開關(guān)晶體管；具有分別連接在所述第三節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第六開關(guān)晶體管；分 別連接到所述第一和第二開關(guān)晶體管的柵極的第一和第二控制信號(hào)，所述
第一和第二控制信號(hào)彼此互補(bǔ)；連接到所述第三和第六開關(guān)晶體管的柵極
的第三控制信號(hào)；以及連接到所述第四和第五開關(guān)晶體管的柵極的第四控 制信號(hào)，所述第四控制信號(hào)與所述第三控制信號(hào)互補(bǔ)。
本發(fā)明公開了一種判決反饋均衡器(DFE)的加法器中的抽頭電路， 所述抽頭電路包括傳輸接收信號(hào)的差分對(duì)的第一和第二網(wǎng)絡(luò)；連接在第 一節(jié)點(diǎn)和地之間的校正源，所述校正源具有與抽頭權(quán)基本成比例的量級(jí)；
具有分別連接在所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間的源極和漏極的第一 NOMS 晶體管；具有分別連接在所述第一節(jié)點(diǎn)和第三節(jié)點(diǎn)之間的源極和漏極的第二NMOS晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之間的源 極和漏極的第三NMOS晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第二 網(wǎng)絡(luò)之間的源極和漏極的第四NMOS晶體管；具有分別連接在所述第三節(jié) 點(diǎn)和所述第一網(wǎng)絡(luò)之間的源極和漏極的第五NMOS晶體管；具有分別連接 在所述第三節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第六NMOS晶體管； 分別連接到所述第一和第二 NMOS晶體管的柵極的第一和第二控制信號(hào)， 所述第一和第二控制信號(hào)彼此互補(bǔ)；連接到所述第三和第六NMOS晶體管 的柵極的第三控制信號(hào)；以及連接到所述第四和第五NMOS晶體管的柵極 的第四控制信號(hào)，所述第四控制信號(hào)和所述第三控制信號(hào)互補(bǔ)。
從下面的具體實(shí)施方式
的描述結(jié)合附圖將更好的理解本發(fā)明的操作的 構(gòu)造和方法，當(dāng)然，也包括其中附加的目的和有益效果。


附加的并且形成說明書 一 部分的附圖包括在本發(fā)明的特定方面的描寫 中。本發(fā)明以及本發(fā)明提供的系統(tǒng)的元件和操作的更清楚的概念，通過參 考示例以及附圖中示出的非限制性的實(shí)施例將更容易理解，附圖中相同的 標(biāo)號(hào)(如果它們出現(xiàn)在多于一個(gè)附圖中)標(biāo)識(shí)相同的元件。通過參考一個(gè) 或多個(gè)附圖結(jié)合本發(fā)明的描述可以更好的理解本發(fā)明。需要注意的是，附 圖中示出的特征不需要按比例繪制。
圖1為采用判決反饋均衡器(DFE)的常規(guī)接收機(jī)的方框圖；圖2為圖1所示的DFE的加法器的常規(guī)電路實(shí)現(xiàn)的原理圖； 圖3為根據(jù)本發(fā)明第一個(gè)實(shí)施例的DFE的加法器的原理圖； 圖4為根據(jù)本發(fā)明第二個(gè)實(shí)施例的DFE的另 一個(gè)加法器的原理圖。
具體實(shí)施例方式
本發(fā)明公開了一種用于判決反饋均衡器(DFE)的加法器電路，其可 以在低電源電壓下工作，并且不影響速度和電路復(fù)雜度。
如上面背景技術(shù)部分所述，DFE的加法器用于通過從差分放大器輸出 的正才及或負(fù)極拉動(dòng)加權(quán)電流來為接收信號(hào)加入DFE校正。
圖3示出了根據(jù)本發(fā)明第一個(gè)實(shí)施例的DFE的加法器300的原理圖。 加法器300在網(wǎng)絡(luò)SN和SP通過在網(wǎng)絡(luò)SN或網(wǎng)絡(luò)SP使用數(shù)個(gè)抽頭拉動(dòng) 電流校正差分接收信號(hào)，圖3中僅示出了其中一個(gè)抽頭302。抽頭302包 括具有由抽頭權(quán)決定的量級(jí)的電流源306。電流源306連接到節(jié)點(diǎn)Nl和地 VSS之間。此處術(shù)語"連接"表示直接連接或通過其它元件連接，當(dāng)然這 里添加的其它元件支持電路功能。
再次參考圖3，數(shù)個(gè)NMOS開關(guān)晶體管312 327選擇性的將節(jié)點(diǎn)Nl 連接到網(wǎng)絡(luò)SN和SP上。具體地說，NMOS晶體管317連接到節(jié)點(diǎn)N1和 節(jié)點(diǎn)N2之間。NMOS晶體管327連接到節(jié)點(diǎn)Nl和節(jié)點(diǎn)N3之間。NMOS 晶體管312連接到節(jié)點(diǎn)N2和網(wǎng)絡(luò)SN之間。NMOS晶體管314連接到節(jié)點(diǎn) N2和網(wǎng)絡(luò)SP之間。NMOS晶體管322連接到節(jié)點(diǎn)N3和網(wǎng)絡(luò)SN之間。 NMOS晶體管324連接到節(jié)點(diǎn)N3和網(wǎng)絡(luò)SP之間。NMOS晶體管317的柵 極連接到標(biāo)志信號(hào)SgnP。 NMOS晶體管327的柵極連接到標(biāo)志信號(hào)SgnN。 NMOS晶體管312和324的柵極連接到數(shù)據(jù)信號(hào)DataP。NMOS晶體管314 和322的柵極連接到數(shù)據(jù)信號(hào)DataN。如上面背景技術(shù)部分所述，標(biāo)志信 號(hào)SgnP和SgnN是彼此互補(bǔ)的并且由圖1所示的DFE邏輯模塊160生成。 數(shù)據(jù)信號(hào)DataP和DataN是彼此互補(bǔ)的并且由圖1所示的DFE模塊140生 成。
在運(yùn)行中，當(dāng)標(biāo)志信號(hào)SgnP和SgnN分別為邏輯高和低的時(shí)候，NMOS 晶體管317開啟并且NMOS晶體管327關(guān)斷。同時(shí)，如果數(shù)據(jù)信號(hào)DataP 和DataN分別為邏輯高和低，那么NMOS晶體管312和324開啟并且NMOS晶體管314和322關(guān)斷。因此，電流源306切換到網(wǎng)絡(luò)SN。當(dāng)標(biāo)志信號(hào) SgnP和SgnN分別保持邏輯高和低，并且數(shù)據(jù)信號(hào)DataP和DataN分別為 邏輯低和高的時(shí)候，NMOS晶體管317和NMOS晶體管314開啟，從而電 流源切換到網(wǎng)絡(luò)SP。
另 一方面，當(dāng)標(biāo)志信號(hào)SgnP和SgnN分別為邏輯低和高的時(shí)候，NMOS 晶體管317關(guān)斷并且NMOS晶體管327開啟。同時(shí)，如果數(shù)據(jù)信號(hào)DataP 和DataN分別為邏輯高和低，那么NMOS晶體管312和324開啟并且NMOS 晶體管314和322關(guān)斷。因此，電流源306切換到網(wǎng)絡(luò)SP。當(dāng)標(biāo)志信號(hào)SgnP 和SgnN分別保持邏輯低和高，并且數(shù)據(jù)信號(hào)DataP和DataN分別為邏輯 低和高的時(shí)候，NMOS晶體管327和NMOS晶體管322開啟，從而電流源 306切換到網(wǎng)絡(luò)SN。
再次參考圖3，當(dāng)標(biāo)志信號(hào)SgnP和SgnN以及凄史據(jù)信號(hào)DataP和DataN 都連接到開關(guān)NMOS晶體管的柵極的時(shí)候，抽頭302可以在非常低的電源 電壓下工作并且比圖2所示的抽頭202[1]切換快，在圖2所示的抽頭202[1] 中，DataP[l]和DataN[l]分別連接到傳輸門NMOS晶體管222[1]和224[1] 的漏極上，或分別連接到傳輸門NMOS晶體管226[1]和228[1]的漏極上。
圖4示出了根據(jù)本發(fā)明的第二實(shí)施例的DFE的可供選擇的加法器400 的原理圖。加法器400的電路結(jié)構(gòu)與圖3所示的加法器300相同，但是信 號(hào)連接到不同的晶體管的柵極上。具體地_說，數(shù)據(jù)信號(hào)DataP和DataN分 別連接到NMOS晶體管317和327的柵極上。標(biāo)志信號(hào)SgnP連接到NMOS 晶體管312和324上。標(biāo)志信號(hào)SgnN連接到NMOS晶體管314和322上。 因?yàn)闃?biāo)志信號(hào)在運(yùn)行過程中為擬常信號(hào)，而數(shù)據(jù)信號(hào)會(huì)根據(jù)接收信號(hào)隨時(shí) 間變化。數(shù)據(jù)信號(hào)DataP或DataN的門負(fù)載為圖4所示的抽頭400的一個(gè) 門，但對(duì)于圖3所示的抽頭300則是兩個(gè)門。因此，抽頭400的轉(zhuǎn)變速率 比較圖3所示的抽頭300有了進(jìn)一步改進(jìn)。
參考圖3和圖4，總而言之，NMOS晶體管312 327為加法器300或 400的抽頭構(gòu)成輸入控制電路?？刂菩盘?hào)，如數(shù)據(jù)信號(hào)DataP和DataN以 及標(biāo)志信號(hào)SgnP和SgnN，都連接到NMOS晶體管312 327的4冊(cè)極上， 從而加法器300或400的抽頭能夠在低電源電壓下工作并且不損失切換速 度。盡管所公開的加法器電路300或400由NMOS晶體管以及連接到地的 電流源構(gòu)成，但是技術(shù)人員可以意識(shí)到，加法器電路也可以由PMOS晶體 管以及連接到高壓電源的電流源構(gòu)成。以上所述提供了很多不同的實(shí)施例或?qū)崿F(xiàn)本發(fā)明的不同特征的實(shí)施 例。描述了元件或工藝的特定的實(shí)施例以幫助闡明本發(fā)明。當(dāng)然這些僅是 實(shí)施例，并不是對(duì)權(quán)利要求中所描述的本發(fā)明的限制。盡管本發(fā)明此處被具體化為 一個(gè)或多個(gè)特定的例子示出和描述，然而 本發(fā)明并不限于所示出的細(xì)節(jié)，因?yàn)樵诓黄x本發(fā)明的精神以及在權(quán)利要 求的范圍和等同范圍內(nèi)，可以作出多種改進(jìn)和結(jié)構(gòu)變化。因此，寬范圍地 并且如權(quán)利要求中所闡明的在某種意義上與本發(fā)明的范圍 一致地解釋附加 的權(quán)利要求是適當(dāng)?shù)摹?br> 權(quán)利要求
1、一種判決反饋均衡器(DFE)的加法器中的抽頭電路，所述抽頭電路包括傳輸接收信號(hào)的差分對(duì)的第一和第二網(wǎng)絡(luò)；連接在第一節(jié)點(diǎn)和第一電源電壓之間的校正源，所述校正源具有與抽頭權(quán)基本成比例的量級(jí)；具有分別連接在所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間的源極和漏極的第一開關(guān)晶體管；具有分別連接在所述第一節(jié)點(diǎn)和第三節(jié)點(diǎn)之間的源極和漏極的第二開關(guān)晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之間的源極和漏極的第三開關(guān)晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第四開關(guān)晶體管；具有分別連接在所述第三節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之間的源極和漏極的第五開關(guān)晶體管；具有分別連接在所述第三節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第六開關(guān)晶體管；分別連接到所述第一和第二開關(guān)晶體管的柵極的第一和第二控制信號(hào)，所述第一和第二控制信號(hào)彼此互補(bǔ)；連接到所述第三和第六開關(guān)晶體管的柵極的第三控制信號(hào)；以及連接到所述第四和第五開關(guān)晶體管的柵極的第四控制信號(hào)，所述第四控制信號(hào)與所述第三控制信號(hào)互補(bǔ)。
2、 根據(jù)權(quán)利要求1所述抽頭電路，其中所述校正源為電流源。
3、 根據(jù)權(quán)利要求1所述抽頭電路，其中所述第一和第二控制信號(hào)由 DFE電路生成，并且所述第三和第四控制信號(hào)由DFE邏輯電路生成。
4、 根據(jù)權(quán)利要求1所述抽頭電路，其中所述第一和第二控制信號(hào)由 DFE邏輯電路生成，并且所述第三和第四控制信號(hào)由DFE電路生成。
5、 一種判決反饋均衡器(DFE)的加法器中的抽頭電路，所述抽頭電 路包括傳輸接收信號(hào)的差分對(duì)的第 一和第二網(wǎng)絡(luò)；連接在第 一 節(jié)點(diǎn)和第 一 電源電壓之間的電流源，所述電流源具有與抽 頭權(quán)基本成比例的量級(jí)；具有分別連接在所述第 一 節(jié)點(diǎn)和第二節(jié)點(diǎn)之間的源極和漏極的第 一 開 關(guān)晶體管；具有分別連接在所述第一節(jié)點(diǎn)和第三節(jié)點(diǎn)之間的源極和漏極的第二開 關(guān)晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第 一 網(wǎng)絡(luò)之間的源極和漏極的第 三開關(guān)晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第 四開關(guān)晶體管；具有分別連接在所述第三節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之間的源極和漏極的第 五開關(guān)晶體管；具有分別連接在所述第三節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第 六開關(guān)晶體管；分別連接到所述第 一和第二開關(guān)晶體管的柵極的第 一和第二控制信號(hào)，所述第一和第二控制信號(hào)彼此互補(bǔ)；連接到所述第三和第六開關(guān)晶體管的柵極的第三控制信號(hào)；以及 連接到所述第四和第五開關(guān)晶體管的柵極的第四控制信號(hào)，所述第四控制信號(hào)與所述第三控制信號(hào)互補(bǔ)。
6、 根據(jù)權(quán)利要求l或5所述抽頭電路，其中所述第一電源電壓為地。
7、 根據(jù)權(quán)利要求6所述抽頭電路，其中所述第一到第六開關(guān)晶體管為 NOMS晶體管。
8、 根據(jù)權(quán)利要求1或5所述抽頭電路，其中所述第一電源電壓為高壓 電源(VDD)。
9、 根據(jù)權(quán)利要求8所述抽頭電路，其中所述第一到第六開關(guān)晶體管為 PMOS晶體管。
10、 根據(jù)權(quán)利要求5所述抽頭電路，其中所述第一和第二控制信號(hào)由DFE電i 各生成，并且所述第三和第四控制信號(hào)由DFE邏輯電路生成。
11、 根據(jù)權(quán)利要求5所述抽頭電路，其中所述第一和第二控制信號(hào)由 DFE邏輯電路生成，并且所述第三和第四控制信號(hào)由DFE電路生成。
12、 一種判決反饋均衡器(DFE)的加法器中的抽頭電路，所述抽頭 電路包括傳輸接收信號(hào)的差分對(duì)的第 一和第二網(wǎng)絡(luò)；連接在第 一 節(jié)點(diǎn)和地之間的校正源，所述校正源具有與抽頭權(quán)基本成 比例的量級(jí)；具有分別連接在所述第 一 節(jié)點(diǎn)和第二節(jié)點(diǎn)之間的源極和漏極的第一 NOMS晶體管；具有分別連接在所述第一節(jié)點(diǎn)和第三節(jié)點(diǎn)之間的源極和漏極的第二 NMOS晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第 一 網(wǎng)絡(luò)之間的源極和漏極的第 三NMOS晶體管；具有分別連接在所述第二節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第 四NMOS晶體管；具有分別連接在所述第三節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之間的源極和漏極的第 五NMOS晶體管；具有分別連接在所述第三節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第 六NMOS晶體管；分別連接到所述第一和第二 NMOS晶體管的柵極的第一和第二控制信 號(hào)，所述第一和第二控制信號(hào)彼此互補(bǔ)；連接到所述第三和第六NMOS晶體管的柵極的第三控制信號(hào)；以及連接到所述第四和第五NMOS晶體管的柵極的第四控制信號(hào)，所述第 四控制信號(hào)和所述第三控制信號(hào)互補(bǔ)。
13、 根據(jù)權(quán)利要求12所述抽頭電路，其中所述校正源為電流源。
14、 根據(jù)權(quán)利要求12所述抽頭電路，其中所述第一和第二控制信號(hào)由 DFE電路生成，并且所述第三和第四控制信號(hào)由DFE邏輯電路生成。
15、 根據(jù)權(quán)利要求12所述抽頭電路，其中所述第一和第二控制信號(hào)由 DFE邏輯電路生成，并且所述第三和第四控制信號(hào)由DFE電路生成。
全文摘要
本發(fā)明公開了一種判決反饋均衡器(DFE)的加法器中的抽頭電路，該抽頭電路包括接收信號(hào)線路的差分對(duì)，具有與連接在第一節(jié)點(diǎn)和地之間的抽頭權(quán)基本成比例的量級(jí)的電流源，可控制地將電流源連接到接收信號(hào)線路之一的數(shù)個(gè)NMOS晶體管，只連接到所述數(shù)個(gè)NMOS晶體管的柵極上的DFE數(shù)據(jù)信號(hào)和DFE邏輯標(biāo)志信號(hào)，其中所述抽頭電路能夠在低電源電壓下工作并且不損失速度。
文檔編號(hào)H04B1/16GK101635576SQ200910159910
公開日2010年1月27日 申請(qǐng)日期2009年7月21日 優(yōu)先權(quán)日2008年7月25日
發(fā)明者彭永州 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司