專利名稱：采樣時(shí)鐘生成電路、數(shù)據(jù)傳送控制裝置和電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及采樣時(shí)鐘生成電路、數(shù)據(jù)傳送控制裝置和電子設(shè)備。
背景技術(shù)：
近年來，作為連接個(gè)人計(jì)算機(jī)和外圍設(shè)備(廣義的電子設(shè)備)的接口標(biāo)準(zhǔn)，USB(通用串行總線)引起人們的注意。該USB的優(yōu)點(diǎn)是可以使用相同規(guī)格的連接器連接鼠標(biāo)、鍵盤和打印機(jī)等外圍設(shè)備，過去，這些設(shè)備都是用不同規(guī)格的連接器連接的，同時(shí)，還可以實(shí)現(xiàn)工作插拔即熱插拔。
另一方面，與同樣作為串行總線接口標(biāo)準(zhǔn)而顯露頭角的IEEE1394相比，USB存在傳送速度慢的問題。
因此，制定了USB2.0標(biāo)準(zhǔn)，因其對(duì)過去的USB1.1標(biāo)準(zhǔn)具有低位互換性，同時(shí)能夠?qū)崿F(xiàn)480Mbps(HS方式)的、比USB1.1高出很多的數(shù)據(jù)傳送速度，故引人注目。此外，還制定了UTMI(USB2.0收發(fā)機(jī)宏單元接口)，該接口定義了USB2.0的物理層電路和邏輯層電路的接口標(biāo)準(zhǔn)。
該USB2.0因能在HS(高速)方式下以480Mbps進(jìn)行數(shù)據(jù)傳送，故具有可以作為要求高速傳送速度的硬盤驅(qū)動(dòng)器或光盤驅(qū)動(dòng)器等存儲(chǔ)設(shè)備的接口來使用的優(yōu)點(diǎn)。
但是，另一方面，與USB總線連接的數(shù)據(jù)傳送控制裝置為了對(duì)以480Mbps傳送來的數(shù)據(jù)進(jìn)行采樣，必須生成480MHz的高頻采樣時(shí)鐘。而且，有必要生成能夠確保數(shù)據(jù)采樣時(shí)的建立時(shí)間和保持時(shí)間的采樣時(shí)鐘。因此，存在這樣的采樣時(shí)鐘生成電路的設(shè)計(jì)非常困難的問題。
這時(shí)，若采用可進(jìn)行精細(xì)加工的最新半導(dǎo)體工藝，雖然也可以實(shí)現(xiàn)這樣的采樣時(shí)鐘生成電路，但是，在不能使用最新半導(dǎo)體工藝的情況下，實(shí)現(xiàn)這樣高速工作的采樣時(shí)鐘生成電路非常困難。
此外，作為不使用最新半導(dǎo)體工藝來實(shí)現(xiàn)高速采樣時(shí)鐘生成電路的一個(gè)方法，有用手工配置電路和進(jìn)行布線，使時(shí)鐘脈沖相位差最小化來保證同步工作的方法。
但是，這樣的利用手工配置電路和布線的方法與利用了HDL(硬件描述語言)電路合成和自動(dòng)配置布線的高效率的電路設(shè)計(jì)方法相比，會(huì)帶來設(shè)計(jì)期間長、裝置成本高的問題，同時(shí)，也妨礙了數(shù)據(jù)傳送控制裝置(物理層電路、邏輯層電路)的宏單元化。
發(fā)明內(nèi)容
本發(fā)明是鑒于上述技術(shù)課題而提出的，其目的在于提供一種既能高頻工作又能在采樣時(shí)確保建立時(shí)間等的采樣時(shí)鐘生成電路和使用它的數(shù)據(jù)傳送控制裝置以及電子設(shè)備。
為了解決上述問題，本發(fā)明是生成用來對(duì)數(shù)據(jù)進(jìn)行采樣的時(shí)鐘的采樣時(shí)鐘生成電路，包含邊沿檢測裝置和時(shí)鐘選擇裝置，該邊沿檢測裝置檢測在頻率相同相位互不相同的第1～第N時(shí)鐘中的任何兩個(gè)邊沿之間是否存在數(shù)據(jù)邊沿；該時(shí)鐘選擇裝置根據(jù)上述邊沿檢測裝置中的邊沿檢測信息，從上述第1～第N時(shí)鐘中選擇某個(gè)時(shí)鐘，將選出的時(shí)鐘作為采樣時(shí)鐘輸出。
若按照本發(fā)明，檢測在多相的第1～第N時(shí)鐘中的任何兩個(gè)邊沿之間是否存在數(shù)據(jù)邊沿。例如，數(shù)據(jù)邊沿是在第1、第2時(shí)鐘的邊沿之間，還是在第2、第3時(shí)鐘邊沿之間等等。接著，根據(jù)得到的邊沿檢測信息(表示在哪兩個(gè)時(shí)鐘邊沿之間存在數(shù)據(jù)邊沿的信息)，從第1～第N時(shí)鐘中選擇某一個(gè)時(shí)鐘，將該時(shí)鐘作為采樣時(shí)鐘輸出。
這樣，若按照本發(fā)明，可以使用根據(jù)邊沿檢測信息從第1～第N時(shí)鐘中選擇時(shí)鐘這樣的簡單結(jié)構(gòu)來生成數(shù)據(jù)采樣時(shí)鐘。因此，即使是與高速時(shí)鐘同步輸入的數(shù)據(jù)，也可以使用小規(guī)模的電路結(jié)構(gòu)來生成適合于對(duì)該數(shù)據(jù)進(jìn)行采樣的采樣時(shí)鐘。
此外，本發(fā)明也可以是上述邊沿檢測裝置包含使用第1時(shí)鐘來保持?jǐn)?shù)據(jù)的第1保持裝置及…使用第J(1＜J＜N)時(shí)鐘來保持?jǐn)?shù)據(jù)的第J保持裝置及…使用第N時(shí)鐘來保持?jǐn)?shù)據(jù)的第N保持裝置、根據(jù)第1、第2保持裝置保持的數(shù)據(jù)來檢測第1、第2時(shí)鐘的邊沿之間是否存在數(shù)據(jù)的邊沿的第1檢測裝置及…根據(jù)第J、第J+1保持裝置保持的數(shù)據(jù)來檢測第J、第J+1時(shí)鐘的邊沿之間是否存在數(shù)據(jù)的邊沿的第J檢測裝置及…根據(jù)第N、第1保持裝置保持的數(shù)據(jù)來檢測第N、第1時(shí)鐘的邊沿之間是否存在數(shù)據(jù)的邊沿的第N檢測裝置，上述時(shí)鐘選擇裝置根據(jù)上述第1～第N檢測裝置中的邊沿檢測信息，從上述第1～第N時(shí)鐘中選擇某一個(gè)時(shí)鐘，將選出的時(shí)鐘作為采樣時(shí)鐘輸出。
這樣一來，可以使用只設(shè)置第1～第N保持裝置和第1～第N檢測裝置這樣的簡單結(jié)構(gòu)檢測出在哪兩個(gè)時(shí)鐘邊緣之間存在數(shù)據(jù)的邊沿。
此外，本發(fā)明也可以在設(shè)上述第1～第N保持裝置的建立時(shí)間為TS、保持時(shí)間為TH、第1～第N時(shí)鐘的周期為T時(shí)，使第1～第N時(shí)鐘的時(shí)鐘數(shù)N≤[T/(TS+TH)]([X]是不超過X的最大整數(shù))。
這樣一來，在由第1～第N保持裝置保持的數(shù)據(jù)不定的情況下，也能夠得到合適的邊緣檢測信息。
此外，本發(fā)明也可以使時(shí)鐘數(shù)N＝[T/(TS+TH)]([X]是不超過X的最大整數(shù))。
這樣一來，可以在能夠得到合適的邊緣檢測信息的時(shí)鐘數(shù)N的范圍內(nèi)使N為最大的數(shù)，可以拓寬時(shí)鐘選擇裝置可選擇的時(shí)鐘選擇分支的范圍。
此外，本發(fā)明也可以使第1～第N的時(shí)鐘數(shù)N＝5。
若這樣使N＝5，可以將具有離開數(shù)據(jù)的邊沿例如2～4個(gè)邊沿的邊沿的時(shí)鐘作為采樣時(shí)鐘選擇出來，作為時(shí)鐘的選擇分支，可以確保足夠范圍的選擇分支。此外，當(dāng)從具有PLL電路的振蕩裝置的反相電路的輸出得到第1～第N(＝5)時(shí)鐘時(shí)，可以使反相電路的級(jí)數(shù)為5級(jí)，可以使PLL電路的振蕩裝置在高頻進(jìn)行振蕩。結(jié)果，可以得到高頻采樣時(shí)鐘。
此外，本發(fā)明也可以是上述時(shí)鐘選擇裝置從第1～第N時(shí)鐘中選擇具有離開數(shù)據(jù)的邊沿只有給定的設(shè)定數(shù)M個(gè)邊沿的邊沿的時(shí)鐘，并將選出的時(shí)鐘作為采樣時(shí)鐘輸出。
這樣一來，當(dāng)后級(jí)電路不直接使用采樣時(shí)鐘生成電路生成的采樣時(shí)鐘對(duì)數(shù)據(jù)進(jìn)行采樣時(shí)，也可以向后級(jí)電路提供與后級(jí)電路的結(jié)構(gòu)對(duì)應(yīng)的合適的采樣時(shí)鐘。
此外，本發(fā)明也可以根據(jù)生成的采樣時(shí)鐘將上述設(shè)定數(shù)M設(shè)定為能確保保持?jǐn)?shù)據(jù)的裝置的建立時(shí)間和保持時(shí)間的數(shù)。
這樣一來，可以防止后級(jí)電路中數(shù)據(jù)采樣的錯(cuò)誤，可以提高可靠性。
此外，本發(fā)明是生成用來對(duì)數(shù)據(jù)進(jìn)行采樣的時(shí)鐘的采樣時(shí)鐘生成電路，包含檢測數(shù)據(jù)的邊沿的邊沿檢測裝置和根據(jù)上述邊沿檢測裝置中的邊沿檢測信息，從頻率相同相位互不相同的第1～第N時(shí)鐘中選擇某個(gè)時(shí)鐘，將選出的時(shí)鐘作為采樣時(shí)鐘輸出的時(shí)鐘選擇裝置，上述邊沿檢測裝置至少包含1個(gè)保持裝置，使用第1～第N時(shí)鐘中的某一個(gè)時(shí)鐘來保持?jǐn)?shù)據(jù)，當(dāng)設(shè)上述邊沿檢測裝置包含的上述保持裝置的建立時(shí)間為TS、保持時(shí)間為TH、第1～第N時(shí)鐘的周期為T時(shí)，使第1～第N時(shí)鐘的時(shí)鐘數(shù)N≤[T/(TS+TH)]([X]是不超過X的最大整數(shù))。
若按照本發(fā)明，在由保持裝置保持的數(shù)據(jù)不定的情況下，也能夠得到合適的邊緣檢測信息，能生成合適的采樣時(shí)鐘。
此外，本發(fā)明是生成用來對(duì)數(shù)據(jù)進(jìn)行采樣的時(shí)鐘的采樣時(shí)鐘生成電路，包含檢測數(shù)據(jù)的邊沿的邊沿檢測裝置和根據(jù)上述邊沿檢測裝置中的邊沿檢測信息，從頻率相同相位互不相同的第1～第N時(shí)鐘中選擇某個(gè)時(shí)鐘，將選出的時(shí)鐘作為采樣時(shí)鐘輸出的時(shí)鐘選擇裝置，上述時(shí)鐘選擇裝置從第1～第N時(shí)鐘中選擇具有離開數(shù)據(jù)的邊沿只有給定的設(shè)定數(shù)M個(gè)邊沿的邊沿的時(shí)鐘，并將選出的時(shí)鐘作為采樣時(shí)鐘輸出。
若按照本發(fā)明，通過設(shè)定不同的N，可以生成與后級(jí)電路結(jié)構(gòu)對(duì)應(yīng)的合適的采樣時(shí)鐘，并提供給后級(jí)電路。
此外，本發(fā)明也可以包含PLL電路，該P(yáng)LL電路具有振蕩頻率可變的受控振蕩裝置，使振蕩裝置生成的時(shí)鐘與基準(zhǔn)時(shí)鐘的相位同步，根據(jù)上述振蕩裝置所包含的奇數(shù)級(jí)的第1～第N反相電路的輸出生成上述第1～第N時(shí)鐘。
這樣一來，為了生成第1～第N時(shí)鐘不必新設(shè)置別的電路，可以謀求電路的小規(guī)?；?br>
此外，本發(fā)明也可以至少進(jìn)行上述第1～第N反相電路的配置及上述第1～第N反相電路的輸出線的布線之一，使上述第1～第N時(shí)鐘間的相位差相等(包含大致相等的情況)。
這樣一來，可以最大限度確保用該第1～第N時(shí)鐘來保持?jǐn)?shù)據(jù)的第1～第N保持裝置的建立時(shí)間和保持時(shí)間。由此，可以有效防止產(chǎn)生數(shù)據(jù)采樣誤差和保持誤差。
再有，作為用來使第1～第N時(shí)鐘間的相位差相等(包含大致相等的情況)的第1～第N反相電路的配置方法，可以考慮這樣的方法，例如，使第1～第N反相電路沿與其反饋線(連接第N反相電路的輸出和第1反相電路的輸入的線)平行的第1行配置，同時(shí)，使第1～第N反相電路的輸出與其輸入連接的第1～第N緩沖電路與反饋線平行且沿與第1行不同的第2行配置，等。
此外，作為該情況下第1～第N反相電路的輸出線的配置方法，可以考慮這樣的方法，例如，使具有和反饋線相等(包含大致相等的情況)的寄生電容的第1～第N-1虛設(shè)線與第1～第N-1反相電路連接，或在第1～第N反相電路和第1～第N緩沖電路之間的區(qū)域配置反饋線和第1～第N-1虛設(shè)線，等。
此外，本發(fā)明也可以對(duì)上述第1～第N時(shí)鐘的線進(jìn)行布線，使上述第1～第N時(shí)鐘的線的寄生電容相等(包含大致相等的情況)。
這樣一來，可以使第1～第N時(shí)鐘間的相位差相等，可以最大限度確保用該第1～第N時(shí)鐘來保持?jǐn)?shù)據(jù)的第1～第N保持裝置的建立時(shí)間和保持時(shí)間。由此，可以有效防止產(chǎn)生數(shù)據(jù)采樣誤差和保持誤差。
再有，作為使第1～第N時(shí)鐘的線的寄生電容相等(包含大致相等的情況)的方法，可以考慮使第1～第N時(shí)鐘的線的長度相等(包含長度大致相等的情況)或使第1～第N時(shí)鐘的線有相同個(gè)數(shù)的折返點(diǎn)等方法。
此外，本發(fā)明也可以是用來經(jīng)總線進(jìn)行數(shù)據(jù)傳送的數(shù)據(jù)傳送控制裝置，使其包含上述任何一種采樣時(shí)鐘生成電路和根據(jù)上述采樣時(shí)鐘生成電路生成的采樣時(shí)鐘來保持?jǐn)?shù)據(jù)并根據(jù)保持的數(shù)據(jù)進(jìn)行用于數(shù)據(jù)傳送的給定的處理的電路。
若按照本發(fā)明，因能夠生成可對(duì)經(jīng)總線傳送的數(shù)據(jù)可靠地進(jìn)行采樣的采樣時(shí)鐘，故可以提高數(shù)據(jù)傳送的可靠性。此外，因?qū)Ω咚賯魉偷臄?shù)據(jù)也能可靠地進(jìn)行采樣，故可以實(shí)現(xiàn)可與高速總線標(biāo)準(zhǔn)對(duì)應(yīng)的數(shù)據(jù)傳送控制裝置。
此外，本發(fā)明也可以進(jìn)行以USB(通用串行總線)標(biāo)準(zhǔn)為基準(zhǔn)的數(shù)據(jù)傳送。
這樣一來，可以很好地實(shí)現(xiàn)例如以USB2.0標(biāo)準(zhǔn)化了的HS方式下的數(shù)據(jù)傳送等。
此外，本發(fā)明的電子設(shè)備可以包含上述任何一種數(shù)據(jù)傳送控制裝置和對(duì)經(jīng)上述數(shù)據(jù)傳送裝置及上述總線傳送的數(shù)據(jù)進(jìn)行輸出處理、取入處理或存儲(chǔ)處理的裝置。
若按照本發(fā)明，因可以謀求電子設(shè)備使用的數(shù)據(jù)傳送裝置低成本化和可靠性的提高，故也可以謀求電子設(shè)備的低成本和高可靠性。此外，若按照本發(fā)明，因可以在高速傳送方式下進(jìn)行數(shù)據(jù)傳送，故可以謀求電子設(shè)備的處理的高速化。
圖1是表示本實(shí)施例的數(shù)據(jù)傳送控制裝置的構(gòu)成例的圖。
圖2是表示本實(shí)施例的采樣時(shí)鐘生成電路的構(gòu)成例的圖。
圖3A、圖3B是用來說明本實(shí)施例的工作的時(shí)序波形圖。
圖4是表示HSPLL的構(gòu)成例的圖。
圖5是表示VCO的構(gòu)成例的圖。
圖6A、圖6B是表示差動(dòng)輸出比較器(反相電路)的構(gòu)成例的圖。
圖7是表示反相電路的構(gòu)成例的圖。
圖8是表示單端輸出比較器(緩沖電路)的構(gòu)成例的圖。
圖9是表示邊沿檢測電路、時(shí)鐘選擇電路的構(gòu)成例的圖。
圖10是用來說明本實(shí)施例的工作的時(shí)序波形圖。
圖11是用來說明本實(shí)施例的工作的時(shí)序波形圖。
圖12是用來說明時(shí)鐘數(shù)N的設(shè)定方法的圖。
圖13A、圖13B都是用來說明時(shí)鐘數(shù)N的設(shè)定方法的圖。
圖14A、圖14B是用來說明時(shí)鐘選擇方法(M的設(shè)定方法)的圖。
圖15是表示彈性緩沖器的構(gòu)成例的圖。
圖16是用來說明反相電路DCP0～4、緩沖電路SCP0～4的配置方法的圖。
圖17是用來說明在反相電路和緩沖電路之間的區(qū)域配置反饋線和虛設(shè)線的方法的圖。
圖18是用來說明時(shí)鐘線的配置方法的圖。
圖19是用來說明多相時(shí)鐘生成電路(HSPLL)側(cè)的時(shí)鐘線的配制方法的圖。
圖20是用來說明采樣時(shí)鐘生成電路(HSDLL)側(cè)的時(shí)鐘線的配制方法的圖。
圖21A、圖21B、圖21C是各種電子設(shè)備的內(nèi)部框圖的例子。
圖22A、圖22B、圖22C是各種電子設(shè)備的外觀圖的例子。
具體實(shí)施例方式
下面，使用附圖詳細(xì)說明本實(shí)施例。
再有，下面說明的本實(shí)施例不對(duì)權(quán)利要求范圍內(nèi)記載的本發(fā)明的內(nèi)容作出任何限定。此外，在本實(shí)施例中說明的所有的結(jié)構(gòu)不限定為必須是本發(fā)明的構(gòu)成的必要條件。
1、構(gòu)成和工作1.1數(shù)據(jù)傳送控制裝置圖1是表示本實(shí)施例的數(shù)據(jù)傳送控制裝置的構(gòu)成例的圖。
本實(shí)施例的數(shù)據(jù)傳送控制裝置包含數(shù)據(jù)處理電路400、HS(高速)電路410、FS(全速)電路420、前端模擬電路430、時(shí)鐘生成電路440和時(shí)鐘控制電路450。再有，本發(fā)明的數(shù)據(jù)傳送控制裝置的構(gòu)成不必包含圖1所示的電路框圖中的全部，也可以省略其中的一部分。
數(shù)據(jù)處理電路400(廣義地說是用來進(jìn)行數(shù)據(jù)傳送的給定的電路)進(jìn)行用于以USB等為基準(zhǔn)的數(shù)據(jù)傳送的各種處理。更具體一點(diǎn)說，發(fā)送時(shí)，進(jìn)行把SYNC(同步)、SOP(數(shù)據(jù)包開始)、EOP(數(shù)據(jù)包結(jié)束)附加到發(fā)送數(shù)據(jù)上的處理和比特填充處理等。另一方面，接收時(shí)，進(jìn)行檢測/刪除接收數(shù)據(jù)的SYNC、SOP、EOP的處理和比特反填充處理等。進(jìn)而，還進(jìn)行生成用來控制數(shù)據(jù)的收發(fā)的各種時(shí)序信號(hào)的處理。
再有，接收數(shù)據(jù)從數(shù)據(jù)處理電路400輸出給后級(jí)電路SIE(串行接口引擎)，發(fā)送數(shù)據(jù)從SIE輸入到數(shù)據(jù)處理電路400。
HS電路410是用于以480Mbps的HS(高速)數(shù)據(jù)傳送速度進(jìn)行數(shù)據(jù)的收發(fā)的邏輯電路，F(xiàn)S電路420是用于以12Mbps的FS(全速)數(shù)據(jù)傳送速度進(jìn)行數(shù)據(jù)的收發(fā)的邏輯電路。
這里，HS方式是由USB2.0新定義的傳送方式。另一方面，F(xiàn)S方式是過去已由USB1.1定義了的傳送方式。
在USB2.0中，因準(zhǔn)備了這樣的HS方式，故不僅能實(shí)現(xiàn)打印機(jī)、音響、攝像機(jī)等中的數(shù)據(jù)傳送，還可以實(shí)現(xiàn)硬盤驅(qū)動(dòng)器、光盤驅(qū)動(dòng)器(CDROM、DVD)等存儲(chǔ)設(shè)備中的數(shù)據(jù)傳送。
HS電路410包含HSDLL(高速延遲線PLL)電路10和彈性緩沖器(elasticity buffer)12。
這里，HSDLL電路10是根據(jù)接收數(shù)據(jù)和從時(shí)鐘生成電路440(PLL)來的時(shí)鐘，生成數(shù)據(jù)采樣時(shí)鐘的電路。
此外，彈性緩沖器12是用來消除內(nèi)部裝置(數(shù)據(jù)傳送控制裝置)和外部裝置(與總線連接的外部裝置)的時(shí)鐘頻率差(時(shí)鐘漂移)等的電路。
前端模擬電路430是包含用來以FS或HS進(jìn)行收發(fā)的驅(qū)動(dòng)器或接收器的模擬電路。在USB中，利用使用了DP(數(shù)據(jù)+)和DM(數(shù)據(jù)-)的差動(dòng)信號(hào)來收發(fā)數(shù)據(jù)。
時(shí)鐘生成電路440生成裝置內(nèi)部使用的480MHz的時(shí)鐘和裝置內(nèi)部及SIE使用的60MHz的時(shí)鐘。
時(shí)鐘生成電路440包含振蕩電路20、HSPLL22和FSPLL24。
這里，振蕩電路20例如通過與外部振子的組合生成基準(zhǔn)時(shí)鐘。
HSPLL(HS鎖相環(huán))22是根據(jù)振蕩電路20生成的基準(zhǔn)時(shí)鐘生成HS方式所必要的480MHz時(shí)鐘和FS方式時(shí)裝置內(nèi)部和SIE所必要60MHz時(shí)鐘的PLL。再有，當(dāng)以HS方式進(jìn)行收發(fā)時(shí)，有必要使利用該HSPLL22的時(shí)鐘生成為有效。
FSPLL(FS鎖相環(huán))24根據(jù)振蕩電路20生成的基準(zhǔn)時(shí)鐘生成FS方式時(shí)裝置內(nèi)部和SIE所必要的60MHz時(shí)鐘。再有，當(dāng)使利用該FSPLL24的時(shí)鐘生成為有效時(shí)，不允許以HS方式進(jìn)行收發(fā)。
時(shí)鐘控制電路450接受從SIE來的各種控制信號(hào)，進(jìn)行控制時(shí)鐘生成電路440的處理等。再有，利用時(shí)鐘生成電路440生成的60MHz的系統(tǒng)時(shí)鐘經(jīng)時(shí)鐘控制電路450向SIE輸出。
1.2采樣時(shí)鐘生成電路圖2示出本實(shí)施例的采樣時(shí)鐘生成電路(HSDLL電路)的構(gòu)成例。
HSPLL22(多相時(shí)鐘生成電路)輸出頻率相同相位互不相同的時(shí)鐘CLK0、CLK1、CLK2、CLK3、CLK4(廣義地說是第1～第N時(shí)鐘)。更具體一點(diǎn)說，使用HSPLL22的VCO(振蕩頻率可變的受控振蕩裝置)包含的5個(gè)差動(dòng)輸出比較器(廣義地說是奇數(shù)級(jí)的第1～第N反相電路)的輸出，生成時(shí)鐘CLK0～4并輸出。
HSDLL電路10包含邊沿檢測電路70和時(shí)鐘選擇電路72。而且，該邊沿檢測電路70(邊沿檢測裝置)檢測從圖1的前端模擬電路430輸入的數(shù)據(jù)DIN的邊沿，并將該邊沿檢測信息輸出給時(shí)鐘選擇電路72。
更具體一點(diǎn)說，檢測在從HSPLL22來的CLK0～4的邊沿(上升沿或下降沿)中的任何兩個(gè)邊沿之間是否存在數(shù)據(jù)DIN的邊沿，并將該邊沿檢測信息輸出給時(shí)鐘選擇電路72。
于是，時(shí)鐘選擇電路72根據(jù)該邊沿檢測信息，從時(shí)鐘CLK0～4中選擇某一個(gè)時(shí)鐘，將選出的時(shí)鐘作為采樣時(shí)鐘SCLK輸出給后級(jí)的彈性緩沖器12(參照?qǐng)D1)。
圖3A、圖3B示出用來說明本實(shí)施例的工作的時(shí)序波形圖。
如圖3A、圖3B所示，CLK0～4是頻率為同一的480MHz的時(shí)鐘。此外，當(dāng)設(shè)時(shí)鐘周期為T時(shí)，各時(shí)鐘間的相位只偏移T/5(廣義地說是T/N)。
而且，在圖3A中，作為采樣對(duì)象的數(shù)據(jù)DIN的邊沿ED在時(shí)鐘CLK0和CLK1之間，這一點(diǎn)可由圖2的邊沿檢測電路70檢測出來。于是，由圖2的時(shí)鐘選擇電路72選出具有離開數(shù)據(jù)DIN的邊沿ED例如只有3個(gè)(廣義地說是M個(gè))邊沿的邊沿EC3的時(shí)鐘CLK3，將該選出的時(shí)鐘CLK3作為DIN的采樣時(shí)鐘SCLK輸出給后級(jí)電路(彈性緩沖器12)。
另一方面，在圖3B中，由邊沿檢測電路70檢測到DIN的邊沿ED在CLK2和CLK3之間。于是，由時(shí)鐘選擇電路72選出具有離開DIN的邊沿ED例如只有3個(gè)(廣義地說是M個(gè))邊沿的邊沿EC0的時(shí)鐘CLK0，將該選出的CLK0作為DIN的采樣時(shí)鐘SCLK輸出給后級(jí)電路(彈性緩沖器12)。
這樣，若按照本實(shí)施例，檢測數(shù)據(jù)DIN的邊沿ED，根據(jù)得到的邊沿檢測信息從CLK0～CLK4中選擇時(shí)鐘，通過這樣的簡單的結(jié)構(gòu)可以生成數(shù)據(jù)DIN的采樣時(shí)鐘SCLK。因此，即使象USB2.0的HS方式那樣，DIN是和外部裝置的480MHz同步的高速傳送數(shù)據(jù)，也可以生成能對(duì)該DIN進(jìn)行適當(dāng)?shù)牟蓸拥臅r(shí)鐘SCLK。
此外，若按照本實(shí)施例，如圖3A、圖3B所示，可以使已生成的采樣時(shí)鐘SCLK的邊沿ES位于DIN的邊沿之間的正中付近的位置。因此，后級(jí)電路(彈性緩沖器12)能充分確保用于保持?jǐn)?shù)據(jù)的建立時(shí)間和保持時(shí)間，可以進(jìn)一步提高數(shù)據(jù)接收的可靠性。
此外，若按照本實(shí)施形作為為了DIN邊沿的檢測和SCLK的生成而使用的5相(多相)時(shí)鐘CLK0～4，有效地利用了包含HSPLL22的VCO的差動(dòng)輸出比較器(反相電路)的輸出。因此，不必為了生成CLK0～4而設(shè)置別的新電路，故可以謀求電路的小規(guī)?；?br>
1.3HSPLL的詳細(xì)例圖4示出HSPLL22的詳細(xì)構(gòu)成例。
該HSPLL22包含相位比較器80、充電泵電路82、濾波電路84、VCO(壓控振蕩器)86、分頻器88等。
這里，相位比較器80將從分頻器88來的時(shí)鐘DCLK4的相位與基準(zhǔn)時(shí)鐘RCLK(例如12～24MHz)進(jìn)行比較，并輸出相位誤差信號(hào)PUP、PDW(PUP是相位超前信號(hào)，PDW是相位滯后信號(hào))。
充電泵電路82根據(jù)從相位比較器80來的PUP、PDW進(jìn)行充電泵工作。更具體一點(diǎn)說，當(dāng)PUP有效時(shí)，進(jìn)行對(duì)濾波電路84包含的電容器的充電工作，當(dāng)PWP有效時(shí)，進(jìn)行使電容器的放電工作。而且，把由濾波電路84平滑了的控制電壓VC加給VCO86。
VCO86根據(jù)控制電壓，進(jìn)行振蕩頻率可變的受控振蕩，生成480MHz的時(shí)鐘QCLK0～4。例如，當(dāng)控制電壓VC變高時(shí)，振蕩頻率也變高，當(dāng)控制電壓VC變低時(shí)，振蕩頻率也變低。
由VCO86生成的時(shí)鐘QCLK0、1、2、3、4作為CLK0、2、4、1、3，經(jīng)緩沖器電路BF00～04向外部輸出。再有，BF20～23是用于與BF24的負(fù)載匹配的偽緩沖器電路。
分頻器88經(jīng)緩沖器電路BF04、BF24對(duì)從VCO86輸入的時(shí)鐘QCLK4進(jìn)行分頻(1/N)，再將分頻后的時(shí)鐘DCLK4輸出給相位比較器80。
若按照?qǐng)D4那樣構(gòu)成的HSPLL22，可以生成與基準(zhǔn)時(shí)鐘RCLK相位同步了的480MHz的高頻時(shí)鐘CLK4(CLK0～3)。
再有，在圖4的HSPLL22中，也可以是不設(shè)充電泵電路82的結(jié)構(gòu)。此外，也可以設(shè)置電流控制的振蕩裝置去代替VCO86。
圖5示出VCO86的構(gòu)成例。
該VCO86包含5級(jí)(廣義地說是奇數(shù)級(jí))串聯(lián)連接的差動(dòng)輸出比較器DCP0～4(廣義地說是反相電路)，各DCP0～4的差動(dòng)輸出XQ、Q輸入到單端輸出比較器SCP0～4(廣義地說是緩沖電路)的差動(dòng)輸入I、XI。而且，SCP0～4的輸出變成VCO86的輸出時(shí)鐘QCLK0～4。此外，最后級(jí)差動(dòng)輸出比較器DCP4的輸出經(jīng)反饋線FLA、FLB(反饋線對(duì))與初級(jí)差動(dòng)輸出比較器DCP0的輸入連接。此外，當(dāng)控制電壓VC變化時(shí)，流過差動(dòng)輸出比較器DCP0～4的電流源的電流發(fā)生變化，振蕩頻率變化。
圖6A示出差動(dòng)輸出比較器(差動(dòng)放大器)DCP0～4的構(gòu)成例。該差動(dòng)輸出比較器包含柵極與差動(dòng)輸入I、XI連接、漏極與差動(dòng)輸出XQ、Q連接的N型晶體管NT1、NT2和柵極與控制電壓VC連接的N型晶體管NT3(電流源)。此外，包含柵極與差動(dòng)輸出Q連接、漏極與差動(dòng)輸出XQ、Q連接的P型晶體管PT1、PT2。
圖6B示出差動(dòng)輸出比較器DCP0～4的另一構(gòu)成例。該差動(dòng)輸出比較器包含柵極與差動(dòng)輸入I、XI連接、漏極與差動(dòng)輸出XQ、Q連接的N型晶體管NT4、NT5和柵極與控制電壓VC連接的N型晶體管NT6(電流源)。此外，包含柵極與差動(dòng)輸出Q、XQ連接、漏極與差動(dòng)輸出XQ、Q連接的P型晶體管PT3、PT4及柵極和漏極與差動(dòng)輸出XQ、Q連接的P型晶體管PT5、PT6。
圖6B的電路中，變成XQ側(cè)的電路(PT3、PT5、NT4)和Q側(cè)的電路(PT4、PT6、NT5)是同一結(jié)構(gòu)(線對(duì)稱)的多諧振蕩裝置型比較器。即構(gòu)成為，當(dāng)Q的電位下降時(shí)，PT3導(dǎo)通，XQ的電壓上升，另一方面，當(dāng)XQ的電位下降時(shí)，PT4導(dǎo)通，Q的電壓上升。因此，與圖6A的結(jié)構(gòu)相比，可以使差動(dòng)輸出Q和XQ的振幅增大(例如1.4V～3.2V)。
再有，包含在VCO86中的反相電路不限于圖6A、圖6B所示的差動(dòng)輸出比較器，可以有各種變形實(shí)施。
例如，在圖7所示的反相電路中，P型晶體管PT7、PT8、N型晶體管NT7、NT8串聯(lián)連接。而且，流過這些晶體管的電流由與PT7、NT8的柵極連接的控制電壓VCQ、VC控制，使其振蕩頻率可變。
圖8示出單端輸出比較器SCP0～4的構(gòu)成例。
該圖8的單端輸出比較器的差動(dòng)部包含柵極與差動(dòng)輸入I、XI連接、漏極與節(jié)點(diǎn)ND1、ND2連接的N型晶體管NT10、NT11和柵極與基準(zhǔn)電壓VREF連接的N型晶體管NT12(電流源)。此外，該差動(dòng)部包含柵極與節(jié)點(diǎn)ND2、ND1連接、漏極與節(jié)點(diǎn)ND1、ND2連接的P型晶體管PT10、PT11和柵極及漏極與節(jié)點(diǎn)ND1、ND2連接的P型晶體管PT12、PT13。
此外，圖8的單端輸出比較器的輸出部包含柵極與節(jié)點(diǎn)ND1連接、漏極與單端輸出Q連接的P型晶體管PT14和柵極與基準(zhǔn)電壓VREF連接、漏極與單端輸出Q連接的N型晶體管NT13(電流源)。
在以上說明的本實(shí)施例中，利用圖5的5級(jí)差動(dòng)輸出比較器DCP0～4(反相電路)的輸出，可得到圖2、圖3A、圖3B中說明過的5相時(shí)鐘CLK0～CLK4。而且，這些差動(dòng)輸出比較器DCP0～4是VCO86振蕩所必須的電路。因此，若這樣利用差動(dòng)輸出比較器DCP0～4的輸出來生成5相時(shí)鐘CLK0～CLK4，則不必設(shè)置別的新電路來生成CLK0～4，故可以謀求電路的小規(guī)模化。
1.4邊沿檢測電路、時(shí)鐘選擇電路的詳細(xì)例圖9示出邊沿檢測電路70和時(shí)鐘選擇電路72的詳細(xì)構(gòu)成例。
邊沿檢測電路70包含D觸發(fā)器DFA0、D觸發(fā)器DFB0～DFB4(第1～第N保持裝置)和檢測電路EDET0～EDET4(第1～第N檢測裝置)。
這里，D觸發(fā)器DFA0用數(shù)據(jù)DIN的邊沿采樣保持信號(hào)SQELCH，并輸出信號(hào)SSQUELCH。
D觸發(fā)器DFB0(第1保持裝置)用時(shí)鐘CLK0的邊沿采樣保持?jǐn)?shù)據(jù)DIN。同樣，DFB1(第2保持裝置)用CLK1保持DIN，DFB2(第3保持裝置)用CLK2保持DIN，DFB3(第4保持裝置)用CLK3保持DIN，DFB4(第5保持裝置)用CLK4保持DIN。
而且，檢測電路EDET0～4根據(jù)D觸發(fā)器DFB0～DFB4的輸出DQ0～DQ4(保持的數(shù)據(jù))進(jìn)行異或運(yùn)算，檢測在時(shí)鐘CLK0～CLK4的邊沿中的任何兩個(gè)邊沿之間是否存在數(shù)據(jù)DIN的邊沿。
更具體一點(diǎn)說，檢測電路EDET0(第1檢測裝置)根據(jù)D觸發(fā)器DFB0、1的輸出DQ0、1檢測在時(shí)鐘CLK0、1的邊沿間是否存在數(shù)據(jù)DIN的邊沿。同樣，EDET1(第2檢測裝置)根據(jù)DFB1、2的輸出DQ1、2檢測在CLK1、2的邊沿間是否存在DIN的邊沿。EDET2(第3檢測裝置)根據(jù)DFB2、3的輸出DQ2、3檢測在CLK2、3的邊沿間是否存在DIN的邊沿。EDET3(第4檢測裝置)根據(jù)DFB3、4的輸出DQ3、4檢測在CLK3、4的邊沿間是否存在DIN的邊沿。EDET4(第5檢測裝置)根據(jù)DFB4、0的輸出DQ4、0檢測在CLK4、0的邊沿間是否存在DIN的邊沿。
而且，時(shí)鐘選擇電路72(時(shí)鐘選擇裝置)根據(jù)檢測電路EDET0～4的輸出EQ0～4(邊沿檢測信息)從CLK0～4的時(shí)鐘中選擇某一個(gè)時(shí)鐘，并將選出的時(shí)鐘作為采樣時(shí)鐘SCLK輸出。
圖10、圖11示出用來說明本實(shí)施例的工作的時(shí)序波形圖。
當(dāng)用來判別已接收的數(shù)據(jù)DIN是不是噪聲的信號(hào)SQUELCH象圖10的A1所示那樣變成‘1’(邏輯電平，下同)時(shí)，利用DIN的下降沿將其保持在圖9的D觸發(fā)器DFA0中，如A2所示，SSQUELCH也變成‘1’。而且，當(dāng)SSQUELCH變成‘1’時(shí)，邊沿檢測電路70的邊沿檢測工作被啟動(dòng)。
于是，D觸發(fā)器DFB0～4利用CLK0～4的上升沿保持?jǐn)?shù)據(jù)DIN，并輸出圖11的B1所示那樣的DQ0～4。接著，檢測電路EDET0進(jìn)行DQ0、1的例如異或運(yùn)算，并輸出B2所示那樣的EQ0。同樣，檢測電路EDET1、2、3、4分別進(jìn)行DQ1、2、DQ2、3、DQ3、4和DQ4、0的異或運(yùn)算，并輸出B3～6所示那樣的EQ1～4。
時(shí)鐘選擇電路72根據(jù)這些輸出EQ0～4判斷選擇時(shí)鐘CLK0～4中的哪一個(gè)。例如，在圖11的B2中，由于已檢測出在時(shí)鐘CLK0、1的邊沿間存在數(shù)據(jù)的邊沿，故選擇具有離開DIN的邊沿例如只有3個(gè)(給定的設(shè)定數(shù)M)邊沿的邊沿的CLK4(參照?qǐng)D3A)，并作為采樣時(shí)鐘SCLK輸出。
該時(shí)鐘的選擇可以通過使時(shí)鐘選擇電路72具有的組合電路(未圖示)生成圖10所示那樣的時(shí)鐘選擇信號(hào)CSEL0～4并進(jìn)行CSEL0～4和CLK0～4的“與”運(yùn)算來實(shí)現(xiàn)。
例如，在圖10的A3中，因時(shí)鐘選擇信號(hào)CSEL3變成有效(‘1’)，故選擇時(shí)鐘CLK3并作為采樣時(shí)鐘SCLK輸出。同樣，在A4、A5中，因CSEL2、1變成有效故分別選擇CLK2、1作為SCLK輸出。
再有，時(shí)鐘選擇電路72的時(shí)鐘選擇工作以表示HSPLL22的相位同步已被鎖定的信號(hào)PLLLOCKED如圖10的A6所示那樣變成有效為條件而被啟動(dòng)。
1.5建立時(shí)間和保持時(shí)間的確?？紤]圖9的D觸發(fā)器(保持裝置)DFB0～4使用CLK0～CLK4以圖12所示那樣的時(shí)序保持?jǐn)?shù)據(jù)DIN的情況。
這時(shí)，在圖12的C1中，因數(shù)據(jù)DIN的邊沿ED和CLK1的邊沿EC1靠近，故用CLK1保持DIN的D觸發(fā)器FB1(參照?qǐng)D9)的建立時(shí)間TS不夠長。因此，如圖12的C2所示，被保持的數(shù)據(jù)變成不定，不能確定是‘0’還是‘1’。
但是，這時(shí)，在本實(shí)施例中，如圖12的C3、C4所示，因也選擇了具有離開DIN的邊沿ED(假定已檢測出ED的位置)例如只有3個(gè)(M個(gè))邊沿的邊沿的時(shí)鐘作為采樣時(shí)鐘SCLK，故可以生成合適的SCLK。即，如圖12的C3所示，當(dāng)選擇CLK3作為SCLK時(shí)，或如C4所示，當(dāng)選擇CLK4作為SCLK時(shí)，可以使SCLK的取入邊沿位于DIN的邊緣之間的正中位置。因此，后級(jí)電路(彈性緩沖器)可以使用該生成的SCLK對(duì)DIN進(jìn)行恰當(dāng)?shù)牟蓸颖３帧?br>
在圖12中，若設(shè)多相時(shí)鐘CLK0～N(CLK0～4)的周期為T，時(shí)鐘數(shù)為N(＝5)，D觸發(fā)器(保持裝置)的建立時(shí)間為TS，保持時(shí)間為TH，則T/N＞TS+TH(1)成立。上式(1)變形后，成為N＜T/(TS+TH) (2)或N≤[T/(TS+TH)] (3)再有，在上式(3)中，[X]是不超過X的最大整數(shù)。
例如，當(dāng)假設(shè)T＝2.08ns(納秒)，TS＝TP＝0.4ns時(shí)，N≤5。即，這時(shí)，若設(shè)多相時(shí)鐘的個(gè)數(shù)為N≤5，則多相時(shí)鐘間的建立時(shí)間和保持時(shí)間不重合。
另一方面，在圖13A中，多相時(shí)鐘CLK0～6的個(gè)數(shù)比圖12增多，變成7個(gè)。即，當(dāng)將HSPLL22(參照?qǐng)D2)內(nèi)置的反相電路(差動(dòng)輸出比較器)的輸出作為多相時(shí)鐘使用時(shí)，為了通過負(fù)反饋(環(huán)形振蕩裝置)使VCO振蕩，反相電路的級(jí)數(shù)應(yīng)為奇數(shù)，多相時(shí)鐘的個(gè)數(shù)也變成奇數(shù)。因此，當(dāng)多相時(shí)鐘的個(gè)數(shù)是比5個(gè)大的數(shù)時(shí)，則該數(shù)變成7個(gè)。
而且，如圖13A所示，當(dāng)使用7個(gè)多相時(shí)鐘CLK0～6時(shí)，有可能不滿足上述關(guān)系式(1)、(2)、(3)。
例如，在圖13A的D1中，因DIN的邊沿ED和CLK0的邊沿EC0靠近，故用CLK0保持DIN的D觸發(fā)器DFB0(參照?qǐng)D9)的保持時(shí)間TH不夠長。因此，如D2所示，被保持的數(shù)據(jù)變成不定，不能確定是‘0’還是‘1’。
同樣，在圖13A的D3中，因DIN的邊沿ED和CLK1的邊沿EC1靠近，故用CLK1保持DIN的DFB1的建立時(shí)間TS不夠長。因此，如D4所示，被保持的數(shù)據(jù)變成不定，不能確定是‘0’還是‘1’。
而且，若這樣變成‘不定’的點(diǎn)有2個(gè)，則不能選擇成采樣時(shí)鐘SCLK的合適的時(shí)鐘。即，在圖12中，雖然選擇了具有離開DIN的邊沿ED例如只有3個(gè)邊沿的邊沿的時(shí)鐘作為SCLK。但是，在圖13中，即使采用這樣的選擇方法也不能得到合適的SCLK。
因此，為了防止這樣的事態(tài)發(fā)生，希望多相時(shí)鐘的個(gè)數(shù)N滿足N≤[T/(TS+TH)]的關(guān)系式。
另一方面，當(dāng)使多相時(shí)鐘的個(gè)數(shù)比5個(gè)減少而成3個(gè)(5的下一個(gè)奇數(shù))時(shí)，則如圖13B所示。
這時(shí)，若選擇具有離開DIN的邊沿ED例如只有2個(gè)邊沿的邊沿的時(shí)鐘作為SCLK，則用圖13B的E1選擇CLK2，成為用E2選擇CLK0。
但是，在圖13B中，只能選擇具有離開DIN的邊沿ED只有2個(gè)邊沿的邊沿的時(shí)鐘，不能選擇具有離開3個(gè)或4個(gè)邊沿的邊沿的時(shí)鐘。因此，存在可選擇的時(shí)鐘的選擇分支的范圍窄的缺點(diǎn)。
與此相反，在圖12中，因可以選擇具有離開DIN的邊沿ED有2～4個(gè)邊沿的邊沿的時(shí)鐘，故具有可選擇的時(shí)鐘的選擇分支的范圍變寬的優(yōu)點(diǎn)。
因此，為了擴(kuò)大時(shí)鐘選擇分支的范圍，希望多相時(shí)鐘的個(gè)數(shù)N在滿足關(guān)系式N≤[T/(TS+TH)]([X]是不超過X的最大整數(shù))的同時(shí)取其中最大的數(shù)。即，希望N＝[T/(TS+TH)]。
再有，當(dāng)圖2的HSPLL22包含的反相電路(差動(dòng)輸出比較器)的級(jí)數(shù)增加時(shí)，存在不能確保高的振蕩頻率的問題。因此，當(dāng)將HSPLL22的反相電路的輸出作為多相時(shí)鐘CLK0～N利用時(shí)，希望在能確保高的振蕩頻率的范圍內(nèi)把時(shí)鐘數(shù)N設(shè)為較大的數(shù)。
具體地說，若N＝5，可以選擇具有離開DIN的邊沿例如有2～4個(gè)邊沿的邊沿的時(shí)鐘作為采樣時(shí)鐘，作為時(shí)鐘的選擇分支，可以確保足夠范圍的選擇分支。
另一方面，若N＝5，則可以設(shè)HSPLL22的反相電路的級(jí)數(shù)為5級(jí)，可以使HSPLL22的VCO(振蕩電路)在高的頻率上振蕩。結(jié)果，可以得到高頻采樣時(shí)鐘。
1.6時(shí)鐘的選擇當(dāng)直接使用本實(shí)施例的采樣時(shí)鐘生成電路生成的采樣時(shí)鐘SCLK對(duì)數(shù)據(jù)DIN進(jìn)行采樣時(shí)，希望如圖14A所示，選擇邊沿位于DIN的邊沿正中間附近的時(shí)鐘作為SCLK。
例如，當(dāng)如圖14A所示那樣使用5相時(shí)鐘CLK0～4時(shí)，選擇具有離開數(shù)據(jù)DIN的邊沿ED只有3個(gè)(M)邊沿的邊沿的時(shí)鐘CLK3作為采樣時(shí)鐘SCLK。
這樣一來，當(dāng)后級(jí)電路使用采樣時(shí)鐘SCLK來保持?jǐn)?shù)據(jù)DIN時(shí)，可以確保足夠的建立時(shí)間和保持時(shí)間。
但是，有時(shí)，后級(jí)電路不直接使用從采樣時(shí)鐘生成電路來的采樣時(shí)鐘SCLK，而使用對(duì)SCLK進(jìn)行了邏輯運(yùn)算后的時(shí)鐘‘即SCLK’來保持?jǐn)?shù)據(jù)DIN。
這時(shí)，如圖14B所示，因有對(duì)SCLK進(jìn)行邏輯運(yùn)算而產(chǎn)生的元件延遲，因此，有時(shí)SCLK’的邊沿ES’的位置比SCLK的邊沿ES的位置延遲。
因此，這時(shí)，如圖14B所示，考慮信號(hào)延遲，而選擇具有離開數(shù)據(jù)DIN的邊沿ED例如只有2個(gè)邊沿的邊沿的時(shí)鐘CLK2作為SCLK。而且，后級(jí)電路使用對(duì)該SCLK進(jìn)行了邏輯運(yùn)算等之后的時(shí)鐘‘即SCLK’來保持?jǐn)?shù)據(jù)DIN。這樣一來，后級(jí)電路在保持DIN時(shí)能確保足夠的建立時(shí)間和保持時(shí)間。
這樣，希望離開DIN的邊沿ED的邊沿個(gè)數(shù)M可以設(shè)定成可隨后級(jí)電路的結(jié)構(gòu)而變化。
再有，也可以利用延遲元件使DIN延遲再輸出給后級(jí)電路，以便利用SCLK’對(duì)數(shù)據(jù)DIN恰當(dāng)?shù)剡M(jìn)行采樣。
圖15示出作為后級(jí)電路的彈性緩沖器12的構(gòu)成例。再有，彈性緩沖器12是包含在圖1的HS電路410中的電路，判斷電路60、緩沖器64、選擇器66是包含在圖1的例如數(shù)據(jù)處理電路400中的電路。
彈性緩沖器12包含數(shù)據(jù)保持寄存器50(數(shù)據(jù)保持裝置)、數(shù)據(jù)狀態(tài)寄存器52(數(shù)據(jù)狀態(tài)保持裝置)和寫入脈沖生成電路(寫入脈沖生成裝置)54。
這里，數(shù)據(jù)保持(hold)寄存器50是接受串行數(shù)據(jù)DIN并將其保持的32位寬的寄存器。
數(shù)據(jù)狀態(tài)寄存器52是保持?jǐn)?shù)據(jù)保持寄存器50的各位的數(shù)據(jù)狀態(tài)的32位寬的寄存器。
寫入脈沖生成電路54是生成32位寬的寫入脈沖信號(hào)WP
并輸出給數(shù)據(jù)保持寄存器50和數(shù)據(jù)狀態(tài)寄存器52的電路。
這里，寫入脈沖信號(hào)WP
是各脈沖按采樣時(shí)鐘SCLK的每32個(gè)時(shí)鐘周期(廣義地說是每K個(gè)時(shí)鐘周期)周期地變成有效，同時(shí)各脈沖變成有效的期間互相錯(cuò)開一個(gè)時(shí)鐘周期的信號(hào)。數(shù)據(jù)保持寄存器50根據(jù)該寫入脈沖信號(hào)WP
，保持各位數(shù)據(jù)。同樣，數(shù)據(jù)狀態(tài)寄存器也根據(jù)該寫入脈沖信號(hào)WP
，保持各位的數(shù)據(jù)狀態(tài)。
判斷電路60(判斷裝置)是以由多個(gè)位(例如8位)構(gòu)成的數(shù)據(jù)單元為單位判斷數(shù)據(jù)保持寄存器50保持的數(shù)據(jù)是否有效(valid)的電路，按照內(nèi)置的狀態(tài)機(jī)器62工作。
更具體一點(diǎn)說，判斷電路60從數(shù)據(jù)狀態(tài)寄存器52接受表示數(shù)據(jù)保持寄存器50的各數(shù)據(jù)單元是否有效的4位寬的信號(hào)VAL ID
和數(shù)據(jù)保持寄存器50的溢出時(shí)有效的信號(hào)OVFLOW。
接著，判斷各數(shù)據(jù)單元是否有效，并向選擇器66輸出用來選擇有效數(shù)據(jù)單元的信號(hào)SEL。此外，向數(shù)據(jù)狀態(tài)寄存器52輸出用來以數(shù)據(jù)單元為單位將數(shù)據(jù)狀態(tài)寄存器52保持的數(shù)據(jù)狀態(tài)清除的信號(hào)STRB
。進(jìn)而，向彈性緩沖器12輸出在HS方式下數(shù)據(jù)包接收結(jié)束時(shí)變成有效的信號(hào)TERM和在HS方式下啟動(dòng)接收工作的信號(hào)HSENB。
緩沖器64接受從數(shù)據(jù)保持寄存器50來的32位寬的并行數(shù)據(jù)DPA
，向選擇器66輸出與60MHz時(shí)鐘PCLK同步且緩沖后的數(shù)據(jù)DBUF
。
選擇器66(輸出裝置)根據(jù)從判斷電路60來的信號(hào)SEL，從緩沖器64來的數(shù)據(jù)DBUF
中選擇有效數(shù)據(jù)單元的數(shù)據(jù)，并作為8位寬的數(shù)據(jù)DOUT
輸出。
在圖15的彈性緩沖器12中，數(shù)據(jù)保持寄存器50的數(shù)據(jù)保持使用的不是從采樣時(shí)鐘生成電路來的SCLK，而是從寫入脈沖生成電路54來的寫入脈沖信號(hào)WP
。即，使用對(duì)SCLK進(jìn)行了邏輯運(yùn)算等而生成的WP
來保持?jǐn)?shù)據(jù)。因此，如圖14A、14B說明的那樣，希望在考慮寫入脈沖生成電路54的元件延遲后再?zèng)Q定設(shè)定數(shù)M并選擇時(shí)鐘。
1.7電路配置圖16示出圖5的反相電路DCP0～4(差動(dòng)輸出比較器)、緩沖電路SCP0～4(單端輸出比較器)和圖4的緩沖電路BF00～04、BF20～24、BF10～14的配置例。
在圖16中，使反相電路DCP0～4沿與反饋線FL(圖5的反饋線對(duì)FLA、FLB)平行的行LN1(第1行)配置，另一方面，使緩沖電路SCP0～4與FL平行但沿與LN1不同的行LN2(第2行)配置。這樣一來，與反相電路DCP0～4和緩沖電路SCP0～4沿同一行配置的方法相比，可縮短反饋線FL的長度，可以減小反饋線FL的寄生電容。因此，可得到高頻時(shí)鐘，同時(shí)，可以使多相時(shí)鐘的相位差(信號(hào)延遲值的差)相等(均等)。
此外，在圖16中，將反饋線FL配置在反相電路DCP0～4和緩沖電路SCP0～4之間的區(qū)域。由此，可以用反饋線FL代替用來連接反相電路DCP4和緩沖電路SCP4的線，可以防止多余的寄生電容附加在反相電路DCP4的輸出上。
在圖16中，設(shè)置偽線DL(DLA0～3、DLB0～3)，同時(shí)，將偽線DL和反饋線FL配置在反相電路DCP0～4和緩沖電路SCP0～4之間的區(qū)域。由此，可使反相電路DCP0～4輸出上的寄生電容相等，可以生成相位差大致相同(信號(hào)延遲差)順次錯(cuò)開的多相時(shí)鐘。
更具體地說，如圖17所示，對(duì)各反相電路DCP0～4的輸出，設(shè)置具有和連接在最后級(jí)的反相電路DCP4的輸出上的反饋線FLA、FLB(相當(dāng)圖16的FL)的寄生電容相等(包含大致相等的情況)的寄生電容的偽線DLA0～3、DLB0～3(相當(dāng)圖16的DL)。即，與反饋線FLA、FLB平行設(shè)置長度和反饋線FLA、FLB(反饋線對(duì))大致相同(粗細(xì)也相同)的偽線DLA0～3、DLB0～3(偽線對(duì))。
通過使這樣的偽線DLA0～3、DLB0～3與反相電路DCP0～3連接，可以使反相電路DCP0～3的輸出上的寄生電容(布線電容)和反相電路DCP4的輸出上的寄生電容相等。由此，可以使多相時(shí)鐘間的相位差相等，可以生成相位差(信號(hào)延遲差)大致相同、順次錯(cuò)開的多相時(shí)鐘。由此，例如，當(dāng)利用該多相時(shí)鐘生成數(shù)據(jù)采樣時(shí)鐘時(shí)，可以最大限度地確保D觸發(fā)器的建立時(shí)間和保持時(shí)間。結(jié)果，可以防止產(chǎn)生數(shù)據(jù)采樣誤差和保持誤差，可以生成能合適地對(duì)數(shù)據(jù)進(jìn)行采樣的時(shí)鐘。
在本實(shí)施例中，如圖18所示，采樣時(shí)鐘生成電路10(圖2的HSDLL電路)使用多相時(shí)鐘生成電路22(圖2的HSPLL)生成的多相時(shí)鐘CLK0～4(第1～第N時(shí)鐘)，生成用來對(duì)數(shù)據(jù)DIN進(jìn)行采樣的采樣時(shí)鐘SCLK。
這時(shí)，在本實(shí)施例中，進(jìn)行CLK0～4的線的布線，使時(shí)鐘CLK0～4的線(與圖16的緩沖電路BF10～14的輸出連接的線)上的寄生電容相等(包含大致相等的情況)。
具體地說，對(duì)圖18的多相時(shí)鐘生成電路22側(cè)的CLK0～4的線的布線(H1所示的部分的布線)，例如象圖19所示那樣進(jìn)行布線。即，在圖19中，將這些線故意彎曲，使多相時(shí)鐘生成電路22側(cè)的時(shí)鐘CLK0～4的線的長度相等(包含大致相等)。這樣一來，可以保證在直到多相時(shí)鐘生成電路22的輸出端子(圖18的H2)的部分中，CLK0～4的線的寄生電容相等。
此外，在本實(shí)施例中，對(duì)CLK0～4進(jìn)行布線，使得在圖18中從多相時(shí)鐘生成電路22的輸出端子(H2所示的部分)到采樣時(shí)鐘生成電路10的輸入端子(H3所示的部分)的部分中，CLK0～4線上的寄生電容相等。即，從該H2到H3的部分中的CLK0～4的長度相等。
進(jìn)而，在本實(shí)施例中，使圖18的采樣時(shí)鐘生成電路10側(cè)的CLK0～4的線的布線(例如H4所示的部分)，成為例如象圖20所示的那樣的布線。
即，在圖20中，使從采樣時(shí)鐘生成電路10的輸入端子(H3所示的部分)到D觸發(fā)器DFB0～4(參照?qǐng)D9)的D端子DT0～4的CLK0～4的線的長度相等。
更具體地說，如圖20所示，使利用時(shí)鐘CLK0～4保持?jǐn)?shù)據(jù)DIN的D觸發(fā)器DFB0～4(第1～第N保持電路)沿與CLK0～4的線平行的行LN3配置。
而且，使時(shí)鐘CLK0～4的線在折返點(diǎn)TPT0～4(第1～第N折返點(diǎn))向反方向折返后，與D觸發(fā)器DFB0～4的D端子DT0～4(DFB0～4的輸入)連接。這時(shí)，在本實(shí)施例中，將這些折返點(diǎn)TPT0～4設(shè)在對(duì)CLK0～4的線寄生的電容相互相等的地方。
這樣一來，可以保證采樣時(shí)鐘生成電路10側(cè)的CLK0～4的線的寄生電容相互相等。
特別，若象圖20那樣，按照在折返點(diǎn)TPT0～4使CLK0～4折返后輸入DFB0～4的布線方法，可以使線的折返次數(shù)在CLK0～4之間相等(例如折返次數(shù)＝1)。由此，可以使CLK0～4的線的寄生電容的差更減小。
2.電子設(shè)備其次，說明包含本實(shí)施例的數(shù)據(jù)傳送控制裝置的電子設(shè)備的例子。
例如，圖21A示出作為一種電子設(shè)備的打印機(jī)的內(nèi)部框圖，圖22A示出其外觀圖。CPU(微型計(jì)算機(jī))510對(duì)整個(gè)系統(tǒng)進(jìn)行控制等。操作部511是用戶操作打印機(jī)用的。ROM516中存儲(chǔ)控制程序和字型等，RAM517作為CPU510的工作區(qū)起作用。DMAC518是用于不經(jīng)CPU510進(jìn)行數(shù)據(jù)傳送的DMA控制器。顯示面板519用來將打印機(jī)的工作狀態(tài)通知給用戶。
經(jīng)USB從個(gè)人計(jì)算機(jī)等其它設(shè)備送來的串行打印數(shù)據(jù)由數(shù)據(jù)傳送控制裝置500變換成并行打印數(shù)據(jù)。接著，CPU510或DMAC518將變換后的并行打印數(shù)據(jù)送往打印處理部(打印機(jī)器)512。在打印處理部512中、對(duì)并行打印數(shù)據(jù)進(jìn)行指定的處理，利用由打印頭等形成的打印部(進(jìn)行數(shù)據(jù)的輸出處理的裝置)514在紙上進(jìn)行打印輸出。
圖21B示出作為一種電子設(shè)備的掃描儀的內(nèi)部框圖，圖22B示出其外觀圖。CPU520對(duì)整個(gè)系統(tǒng)進(jìn)行控制等。操作部521是用戶操作掃描儀用的。ROM526中存儲(chǔ)控制程序等，RAM527作為CPU520的工作區(qū)起作用。DMAC528是DMA控制器。
利用由光源、光電變換器等形成的圖像讀取部(進(jìn)行數(shù)據(jù)的取入處理的裝置)522讀取原稿的圖像，讀取的圖像數(shù)據(jù)由圖像處理部(掃描裝置)524處理。接著，CPU520或DMAC528將處理后的圖像數(shù)據(jù)送往數(shù)據(jù)傳送控制裝置500。數(shù)據(jù)傳送控制裝置500將該并行圖像數(shù)據(jù)變換成串行數(shù)據(jù)，并經(jīng)USB發(fā)送給個(gè)人計(jì)算機(jī)等其它設(shè)備。
圖21C示出作為一種電子設(shè)備的CD-RW驅(qū)動(dòng)器的內(nèi)部框圖，圖22C示出其外觀圖。CPU530對(duì)整個(gè)系統(tǒng)進(jìn)行控制等。操作部531是用戶操作CD-RW用的。ROM536中存儲(chǔ)控制程序等，RAM537作為CPU530的工作區(qū)起作用。DMAC538是DMA控制器。
利用由激光、電機(jī)、光學(xué)系統(tǒng)等組成的讀取及寫入部(進(jìn)行數(shù)據(jù)的讀取處理的裝置或用于進(jìn)行數(shù)據(jù)的存儲(chǔ)處理的裝置)533把從CD-RW532讀取的數(shù)據(jù)輸入信號(hào)處理部534，進(jìn)行糾錯(cuò)處理等指定的信號(hào)處理。接著，CPU530或DMAC538將進(jìn)行了信號(hào)處理的數(shù)據(jù)送往數(shù)據(jù)傳送控制裝置500。數(shù)據(jù)傳送控制裝置500將該并行數(shù)據(jù)變換成串行數(shù)據(jù)，并經(jīng)USB發(fā)送給個(gè)人計(jì)算機(jī)等其它設(shè)備。
另一方面，從其它設(shè)備經(jīng)USB送來的串行數(shù)據(jù)由數(shù)據(jù)傳送控制裝置500變換成并行數(shù)據(jù)。接著，CPU530或DMAC538將該并行數(shù)據(jù)送往信號(hào)處理部534。在信號(hào)處理部534中，對(duì)該并行數(shù)據(jù)進(jìn)行指定的信號(hào)處理，由讀取及寫入部533將其存儲(chǔ)在CD-RW532中。
再有，在圖21A、圖21B、圖21C中，除CPU510、520、530之外，也可以另外再設(shè)置用于數(shù)據(jù)傳送控制裝置500的數(shù)據(jù)傳送控制的CPU。
若將本實(shí)施例的數(shù)據(jù)傳送控制裝置用于電子設(shè)備，則可以實(shí)現(xiàn)USB2.0中的HS方式下的數(shù)據(jù)傳送。因此，當(dāng)用戶使用個(gè)人計(jì)算機(jī)等發(fā)出打印輸出的指示時(shí)，以少量的延時(shí)完成打印。此外，在向掃描儀發(fā)出圖像取入的指示后，經(jīng)過很少的延時(shí)，用戶即可看到讀取的圖像。此外，可以快速進(jìn)行從CD-RW讀取數(shù)據(jù)或向CD-RW寫入數(shù)據(jù)。
此外，若將本實(shí)施例的數(shù)據(jù)傳送控制裝置用于電子設(shè)備，可以使用制造成本低的通用半導(dǎo)體處理器來制造數(shù)據(jù)傳送控制裝置的IC。因此，可以謀求數(shù)據(jù)傳送控制裝置和電子設(shè)備的低成本化。此外，因可以減小數(shù)據(jù)傳送控制中高速工作的部分，故可以提高數(shù)據(jù)傳送的可靠性，進(jìn)而可以提高電子設(shè)備的可靠性。
再有，作為能夠使用本實(shí)施例的數(shù)據(jù)傳送控制裝置的電子設(shè)備，除上述的之外，還可以考慮例如各種光盤驅(qū)動(dòng)器(CD-ROM、DVD)、磁光盤驅(qū)動(dòng)器(MO)、硬盤驅(qū)動(dòng)器、TV、VTR、攝像機(jī)、音響設(shè)備、電話機(jī)、投影儀、個(gè)人計(jì)算機(jī)、電子筆記本、文字處理機(jī)等各種各樣的電器設(shè)備。
再有，本發(fā)明不限于本實(shí)施例，在本發(fā)明的要?jiǎng)t范圍內(nèi)可以進(jìn)行各種變形實(shí)施。
例如，本發(fā)明的數(shù)據(jù)傳送控制裝置的構(gòu)成不限于圖1所示的構(gòu)成。
此外，邊沿檢測裝置(邊沿檢測電路)、時(shí)鐘選擇裝置(時(shí)鐘選擇電路)的構(gòu)成也不限于圖7所示的構(gòu)成。例如，邊緣檢測裝置只要至少能檢測出數(shù)據(jù)的邊緣，能向時(shí)鐘選擇裝置輸出該邊沿檢測信息即可。
此外，反相電路、緩沖電路、反饋線、虛設(shè)線、時(shí)鐘線的配置方法也不限于圖16～圖20說明的方法，可以進(jìn)行與這些同等的變形實(shí)施。
此外，多相時(shí)鐘數(shù)N也不限于5個(gè)。例如，當(dāng)制造采樣時(shí)鐘生成電路使用的半導(dǎo)體工藝是最新的工藝時(shí)，建立時(shí)間TS和保持時(shí)間TH都可以短些。因此，這時(shí)，可以將時(shí)鐘數(shù)設(shè)定得比5更大。
此外，本發(fā)明特別希望適用于USB2.0下的數(shù)據(jù)傳送，但并不限于此。本發(fā)明也可以適用于例如基于和USB2.0同樣思想的標(biāo)準(zhǔn)或發(fā)展了USB2.0的標(biāo)準(zhǔn)下的數(shù)據(jù)傳送。
權(quán)利要求
1.一種采樣時(shí)鐘生成電路，生成用來對(duì)數(shù)據(jù)進(jìn)行采樣的時(shí)鐘，其特征在于包含邊沿檢測裝置和時(shí)鐘選擇裝置，該邊沿檢測裝置檢測在頻率相同相位互不相同的第1～第N時(shí)鐘中的任何兩個(gè)邊沿之間是否存在數(shù)據(jù)邊沿；以及該時(shí)鐘選擇裝置根據(jù)上述邊沿檢測裝置中的邊沿檢測信息，從上述第1～第N時(shí)鐘中選擇某個(gè)時(shí)鐘，將該選出的時(shí)鐘作為采樣時(shí)鐘輸出。
2.權(quán)利要求1記載的采樣時(shí)鐘生成電路，其特征在于上述邊沿檢測裝置包含使用第1時(shí)鐘來保持?jǐn)?shù)據(jù)的第1保持裝置及…使用第J(1＜J＜N)時(shí)鐘來保持?jǐn)?shù)據(jù)的第J保持裝置及…使用第N時(shí)鐘來保持?jǐn)?shù)據(jù)的第N保持裝置；以及根據(jù)第1、第2保持裝置保持的數(shù)據(jù)來檢測第1、第2時(shí)鐘的邊沿之間是否存在數(shù)據(jù)的邊沿的第1檢測裝置及…根據(jù)第J、第J+1保持裝置保持的數(shù)據(jù)來檢測第J、第J+1時(shí)鐘的邊沿之間是否存在數(shù)據(jù)的邊沿的第J檢測裝置及…根據(jù)第N、第1保持裝置保持的數(shù)據(jù)來檢測第N、第1時(shí)鐘的邊沿之間是否存在數(shù)據(jù)的邊沿的第N檢測裝置，上述時(shí)鐘選擇裝置根據(jù)上述第1～第N檢測裝置的邊沿檢測信息，從上述第1～第N時(shí)鐘中選擇某一個(gè)時(shí)鐘，將該選出的時(shí)鐘作為采樣時(shí)鐘輸出。
3.權(quán)利要求2記載的采樣時(shí)鐘生成電路，其特征在于在設(shè)上述第1～第N保持裝置的建立時(shí)間為TS、保持時(shí)間為TH、第1～第N時(shí)鐘的周期為T時(shí)，使第1～第N時(shí)鐘的時(shí)鐘數(shù)N≤[T/(TS+TH)]([X]是不超過X的最大整數(shù))。
4.權(quán)利要求3記載的采樣時(shí)鐘生成電路，其特征在于使時(shí)鐘數(shù)N＝[T/(TS+TH)]([X]是不超過X的最大整數(shù))。
5.權(quán)利要求1記載的采樣時(shí)鐘生成電路，其特征在于使第1～第N時(shí)鐘的時(shí)鐘數(shù)N＝5。
6.權(quán)利要求3記載的采樣時(shí)鐘生成電路，其特征在于使第1～第N時(shí)鐘的時(shí)鐘數(shù)N＝5。
7.權(quán)利要求4記載的采樣時(shí)鐘生成電路，其特征在于使第1～第N時(shí)鐘的時(shí)鐘數(shù)N＝5。
8.權(quán)利要求1記載的采樣時(shí)鐘生成電路，其特征在于上述時(shí)鐘選擇裝置從第1～第N時(shí)鐘中選擇具有離開數(shù)據(jù)的邊沿只有給定的設(shè)定數(shù)M個(gè)邊沿的邊沿的時(shí)鐘，并將選出的時(shí)鐘作為采樣時(shí)鐘輸出。
9.權(quán)利要求8記載的采樣時(shí)鐘生成電路，其特征在于根據(jù)生成的采樣時(shí)鐘將上述設(shè)定數(shù)M設(shè)定為能確保保持?jǐn)?shù)據(jù)的裝置的建立時(shí)間和保持時(shí)間的數(shù)。
10.一種采樣時(shí)鐘生成電路，生成用來對(duì)數(shù)據(jù)進(jìn)行采樣的時(shí)鐘，其特征在于包含檢測數(shù)據(jù)的邊沿的邊沿檢測裝置和根據(jù)上述邊沿檢測裝置中的邊沿檢測信息，從頻率相同相位互不相同的第1～第N時(shí)鐘中選擇某個(gè)時(shí)鐘，將選出的時(shí)鐘作為采樣時(shí)鐘輸出的時(shí)鐘選擇裝置，上述邊沿檢測裝置至少包含1個(gè)保持裝置，利用第1～第N時(shí)鐘中的某一個(gè)時(shí)鐘來保持?jǐn)?shù)據(jù)，當(dāng)設(shè)上述邊沿檢測裝置包含的上述保持裝置的建立時(shí)間為TS、保持時(shí)間為TH、第1～第N時(shí)鐘的周期為T時(shí)，使第1～第N時(shí)鐘的時(shí)鐘數(shù)N≤[T/(TS+TH)]([X]是不超過X的最大整數(shù))。
11.權(quán)利要求10記載的采樣時(shí)鐘生成電路，其特征在于使時(shí)鐘數(shù)N＝[T/(TS+TH)]([X]是不超過X的最大整數(shù))。
12.權(quán)利要求10記載的采樣時(shí)鐘生成電路，其特征在于使第1～第N時(shí)鐘的時(shí)鐘數(shù)N＝5。
13.權(quán)利要求11記載的采樣時(shí)鐘生成電路，其特征在于使第1～第N時(shí)鐘的時(shí)鐘數(shù)N＝5。
14.一種采樣時(shí)鐘生成電路，生成用來對(duì)數(shù)據(jù)進(jìn)行采樣的時(shí)鐘，其特征在于包含檢測數(shù)據(jù)的邊沿的邊沿檢測裝置、和根據(jù)上述邊沿檢測裝置中的邊沿檢測信息，從頻率相同相位互不相同的第1～第N時(shí)鐘中選擇某個(gè)時(shí)鐘，將選出的時(shí)鐘作為采樣時(shí)鐘輸出的時(shí)鐘選擇裝置，上述時(shí)鐘選擇裝置從第1～第N時(shí)鐘中選擇具有離開數(shù)據(jù)的邊沿只有給定的設(shè)定數(shù)M個(gè)邊沿的邊沿的時(shí)鐘，并將選出的時(shí)鐘作為采樣時(shí)鐘輸出。
15.權(quán)利要求14記載的采樣時(shí)鐘生成電路，其特征在于根據(jù)生成的采樣時(shí)鐘將上述設(shè)定數(shù)M設(shè)定為能確保保持?jǐn)?shù)據(jù)的裝置的建立時(shí)間和保持時(shí)間的數(shù)。
16.權(quán)利要求1記載的采樣時(shí)鐘生成電路，其特征在于包含PLL電路，該P(yáng)LL電路具有振蕩頻率可變的受控振蕩裝置，使振蕩裝置生成的時(shí)鐘與基準(zhǔn)時(shí)鐘的相位同步，根據(jù)上述振蕩裝置所包含的奇數(shù)級(jí)的第1～第N反相電路的輸出生成上述第1～第N時(shí)鐘。
17.權(quán)利要求10記載的采樣時(shí)鐘生成電路，其特征在于包含PLL電路，該P(yáng)LL電路具有振蕩頻率可變的受控振蕩裝置，使振蕩裝置生成的時(shí)鐘與基準(zhǔn)時(shí)鐘的相位同步，根據(jù)上述振蕩裝置所包含的奇數(shù)級(jí)的第1～第N反相電路的輸出生成上述第1～第N時(shí)鐘。
18.權(quán)利要求14記載的采樣時(shí)鐘生成電路，其特征在于包含PLL電路，該P(yáng)LL電路具有振蕩頻率可變的受控振蕩裝置，使振蕩裝置生成的時(shí)鐘與基準(zhǔn)時(shí)鐘的相位同步，根據(jù)上述振蕩裝置所包含的奇數(shù)級(jí)的第1～第N反相電路的輸出生成上述第1～第N時(shí)鐘。
19.權(quán)利要求16記載的采樣時(shí)鐘生成電路，其特征在于至少進(jìn)行上述第1～第N反相電路的配置及上述第1～第N反相電路的輸出線的布線之一，使上述第1～第N時(shí)鐘間的相位差相等。
20.權(quán)利要求17記載的采樣時(shí)鐘生成電路，其特征在于至少進(jìn)行上述第1～第N反相電路的配置及上述第1～第N反相電路的輸出線的布線之一，使上述第1～第N時(shí)鐘間的相位差相等。
21.權(quán)利要求18記載的采樣時(shí)鐘生成電路，其特征在于至少進(jìn)行上述第1～第N反相電路的配置及上述第1～第N反相電路的輸出線的布線之一，使上述第1～第N時(shí)鐘間的相位差相等。
22.權(quán)利要求16記載的采樣時(shí)鐘生成電路，其特征在于對(duì)上述第1～第N時(shí)鐘線進(jìn)行布線，使上述第1～第N時(shí)鐘線的寄生電容相等。
23.權(quán)利要求17記載的采樣時(shí)鐘生成電路，其特征在于對(duì)上述第1～第N時(shí)鐘線進(jìn)行布線，使上述第1～第N時(shí)鐘線的寄生電容相等。
24.權(quán)利要求18記載的采樣時(shí)鐘生成電路，其特征在于對(duì)上述第1～第N時(shí)鐘線進(jìn)行布線，使上述第1～第N時(shí)鐘線的寄生電容相等。
25.一種用來經(jīng)總線進(jìn)行數(shù)據(jù)傳送的數(shù)據(jù)傳送控制裝置，其特征在于包含權(quán)利要求1的采樣時(shí)鐘生成電路、和根據(jù)上述采樣時(shí)鐘生成電路生成的采樣時(shí)鐘來保持?jǐn)?shù)據(jù)并根據(jù)保持的數(shù)據(jù)進(jìn)行用于數(shù)據(jù)傳送的給定的處理的電路。
26.一種用來經(jīng)總線進(jìn)行數(shù)據(jù)傳送的數(shù)據(jù)傳送控制裝置，其特征在于包含權(quán)利要求10的采樣時(shí)鐘生成電路、和根據(jù)上述采樣時(shí)鐘生成電路生成的采樣時(shí)鐘來保持?jǐn)?shù)據(jù)并根據(jù)保持的數(shù)據(jù)進(jìn)行用于數(shù)據(jù)傳送的給定的處理的電路。
27.一種用來經(jīng)總線進(jìn)行數(shù)據(jù)傳送的數(shù)據(jù)傳送控制裝置，其特征在于包含權(quán)利要求14的采樣時(shí)鐘生成電路、和根據(jù)上述采樣時(shí)鐘生成電路生成的采樣時(shí)鐘來保持?jǐn)?shù)據(jù)并根據(jù)保持的數(shù)據(jù)進(jìn)行用于數(shù)據(jù)傳送的給定的處理的電路。
28.權(quán)利要求25記載的數(shù)據(jù)傳送控制裝置，其特征在于進(jìn)行以USB(通用串行總線)標(biāo)準(zhǔn)為基準(zhǔn)的數(shù)據(jù)傳送。
29.權(quán)利要求26記載的數(shù)據(jù)傳送控制裝置，其特征在于進(jìn)行以USB(通用串行總線)標(biāo)準(zhǔn)為基準(zhǔn)的數(shù)據(jù)傳送。
30.權(quán)利要求27記載的數(shù)據(jù)傳送控制裝置，其特征在于進(jìn)行以USB(通用串行總線)標(biāo)準(zhǔn)為基準(zhǔn)的數(shù)據(jù)傳送。
31.一種電子設(shè)備，其特征在于包含權(quán)利要求25至30任何一項(xiàng)記載的數(shù)據(jù)傳送控制裝置、和對(duì)經(jīng)上述數(shù)據(jù)傳送裝置及上述總線傳送的數(shù)據(jù)進(jìn)行輸出處理、取入處理或存儲(chǔ)處理的裝置。
全文摘要
本發(fā)明的目的在于提供一種既能高頻工作又能在采樣時(shí)確保建立時(shí)間等的采樣時(shí)鐘生成電路和數(shù)據(jù)傳送控制裝置等。采樣時(shí)鐘生成電路10包含邊沿檢測電路70和時(shí)鐘選擇電路72,邊沿檢測電路70檢測在頻率相同相位互不相同的時(shí)鐘CLK0～4的邊沿中的任何兩個(gè)邊沿之間是否存在由USB2.0HS方式傳送的數(shù)據(jù)DIN的邊沿,時(shí)鐘選擇電路72根據(jù)邊沿檢測信息,從CLK0～4時(shí)鐘中選擇某個(gè)時(shí)鐘,將其作為采樣時(shí)鐘SCLK輸出。當(dāng)設(shè)邊沿檢測電路70具有的D觸發(fā)器的建立時(shí)間為TS、保持時(shí)間為TH、時(shí)鐘周期為T時(shí),使多相時(shí)鐘的個(gè)數(shù)N≤[T/(TS+TH)]([X]是不超過X的最大整數(shù))。選擇具有離開數(shù)據(jù)DIN的邊沿只有設(shè)定數(shù)M個(gè)邊沿的邊沿的時(shí)鐘作為SCLK。
文檔編號(hào)H04L7/02GK1350234SQ0113851
公開日2002年5月22日 申請(qǐng)日期2001年10月19日 優(yōu)先權(quán)日2000年10月19日
發(fā)明者神原義幸 申請(qǐng)人:精工愛普生株式會(huì)社