具有頻率穩(wěn)定性的雙鎖相環(huán)的制作方法
【專利摘要】雙鎖相環(huán)具有第一鎖相環(huán)和第二鎖相環(huán)，該第一鎖相環(huán)包括被配置成降低第一輸入時(shí)鐘中的相位噪聲的第一窄帶環(huán)路濾波器，該第二鎖相環(huán)包括被配置成接收來自穩(wěn)定時(shí)鐘源的第二輸入時(shí)鐘的第二環(huán)路濾波器。第二時(shí)鐘具有接近所述第一時(shí)鐘的頻率。第一環(huán)路具有比第二環(huán)路小至少一個數(shù)量級的帶寬。耦合器將第一、第二鎖相環(huán)耦合以提供公共輸出。雙鎖相環(huán)可例如被用來提供無線網(wǎng)絡(luò)中的一天中的時(shí)間信息，或被用作用于清除來自通過電信/數(shù)據(jù)通信網(wǎng)絡(luò)恢復(fù)的時(shí)鐘信號的相位噪聲的精細(xì)濾波器。
【專利說明】具有頻率穩(wěn)定性的雙鎖相環(huán) 發(fā)明領(lǐng)域
[0001] 本發(fā)明涉及電信/數(shù)據(jù)通信網(wǎng)絡(luò)中的時(shí)鐘同步領(lǐng)域，并且尤其涉及具有頻率穩(wěn)定 性的雙鎖相環(huán)(PLL)。
[0002] 發(fā)明背景
[0003] 蜂窩網(wǎng)絡(luò)中的無線基站需要被手動地同步以在無線電話用戶在各無線蜂窩小區(qū) 邊界之間移動時(shí)實(shí)現(xiàn)呼叫的無縫轉(zhuǎn)換(切換），并且還需要支持一些附加的服務(wù)(例如，位置 服務(wù)）。
[0004] -般來說，無線網(wǎng)絡(luò)中的蜂窩小區(qū)可在頻率、相位和一天中的時(shí)間中的任一方面 和所有方面被同步。頻率同步假設(shè)每一蜂窩小區(qū)中的本地時(shí)鐘具有相同的頻率。這個可在 所有蜂窩小區(qū)都經(jīng)由T1/E1/同步以太網(wǎng)鏈接被頻率同步到某一主時(shí)鐘的情況下被實(shí)現(xiàn)。傳 統(tǒng)的以太網(wǎng)是異步分組網(wǎng)絡(luò)協(xié)議，其不假設(shè)各節(jié)點(diǎn)被同步到公共源。在同步以太網(wǎng)中，各時(shí) 鐘信號在以太網(wǎng)物理層上傳輸使得所有節(jié)點(diǎn)都被同步到公共源。
[0005] 相位同步要求每一蜂窩小區(qū)處的時(shí)鐘轉(zhuǎn)變在同一時(shí)間發(fā)生。如果蜂窩小區(qū)在相位 方面被同步，則這些蜂窩小區(qū)必須在頻率方面也被同步，否則相應(yīng)蜂窩小區(qū)的時(shí)鐘相位將 相對于彼此漂移。時(shí)鐘可在相位和頻率方面彼此同步，而無需被同步到標(biāo)準(zhǔn)時(shí)間（協(xié)調(diào)世界 時(shí))。
[0006] -天中的時(shí)間同步假設(shè)每一節(jié)點(diǎn)在任何時(shí)刻都知道相對于協(xié)調(diào)世界時(shí)的準(zhǔn)確的 一天中的時(shí)間并且任何兩個節(jié)點(diǎn)之間的一天中的時(shí)間差異都非常小，在實(shí)踐中小于1.5iis。
[0007] 同步以太網(wǎng)中的同步以與S0NET/SDH網(wǎng)絡(luò)中差不多相同的方式實(shí)現(xiàn)，在S0NET/SDH 網(wǎng)絡(luò)中，所有節(jié)點(diǎn)都僅在頻率方面（而不在一天中的時(shí)間方面）被同步到主要參考時(shí)鐘 (PRC) ARC是具有好于l(Tn的頻率準(zhǔn)確性的自由運(yùn)行的原子時(shí)鐘或可跟蹤原子時(shí)鐘的時(shí) 鐘。然而，同步以太網(wǎng)中不提供有一天中的時(shí)間同步。
[0008] 雖然驅(qū)動同步以太網(wǎng)網(wǎng)絡(luò)的PRC非常準(zhǔn)確，但如ITU-T Rec.G8261、8262和8264所 定義的同步以太網(wǎng)標(biāo)準(zhǔn)不要求PRC被同步到協(xié)調(diào)世界時(shí)(UTC)。由同步以太網(wǎng)PRC生成的頻 率可偏離UTC主時(shí)鐘的頻率高達(dá)KT 11，這轉(zhuǎn)變?yōu)橐?6納秒/小時(shí)的速度聚集的誤差。結(jié)果， PRC不可用于生成一天中的時(shí)間信息。
[0009] 一天中的時(shí)間同步可通過經(jīng)由GPS信號或使用IEEE 1588協(xié)議同步本地時(shí)鐘來實(shí) 現(xiàn)。根據(jù)IEEE 1588的同步通過根據(jù)被同步到UTC的主時(shí)鐘通過以太網(wǎng)網(wǎng)絡(luò)傳送加時(shí)戳的定 時(shí)分組來實(shí)現(xiàn)。
[0010] 由于網(wǎng)絡(luò)節(jié)點(diǎn)中排隊(duì)的分組的隨機(jī)特性，傳播延遲從一個分組到另一分組不同。 一般來說，分組傳播延遲隨著網(wǎng)絡(luò)中的話務(wù)負(fù)載的增加而增加，這不利地影響根據(jù)IEEE 1588的一天中的時(shí)間同步的質(zhì)量。
[0011] 消除分組延遲變化的影響的一種方式是采用混合系統(tǒng)，該混合系統(tǒng)使用經(jīng)同步的 以太網(wǎng)來同步頻率并使用IEEE 1588來實(shí)現(xiàn)相位/ 一天中的時(shí)間同步。當(dāng)前所實(shí)現(xiàn)的解決方 案的缺點(diǎn)在于不可能同時(shí)同步到IEEE 1588源和PRC，這意味著在一天中的時(shí)間正被同步 時(shí)，頻率被綁定到IEEE 1588從節(jié)點(diǎn)中的本地振蕩器。該振蕩器具有比PRC差若干數(shù)量級的 穩(wěn)定性。
[0012] PLL在電信/數(shù)據(jù)通信系統(tǒng)中的另一個主要應(yīng)用是清除在PHY設(shè)備的輸出處的恢復(fù) 時(shí)鐘處存在的相位噪聲(抖動/漂移）。相位噪聲被劃分成漂移(小于1 OHz的相位噪聲頻率） 和抖動(大于10Hz的相位噪聲頻率hPLL對其輸入?yún)⒖继幋嬖诘娜魏蜗辔辉肼暠憩F(xiàn)為低通 濾波器。該屬性暗示相位噪聲可通過降低環(huán)路帶寬在PLL的輸出處被降低。然而，盡管PLL對 輸入?yún)⒖继幋嬖诘娜魏卧肼暠憩F(xiàn)為低通濾波器，但其還對本地振蕩器處存在的任何噪聲表 現(xiàn)為高通濾波器。在數(shù)字PLL的情況下，這是來自用于驅(qū)動DC0的晶體振蕩器(X0)或主時(shí)鐘 的噪聲。
[0013] 雖然X0十分穩(wěn)定，但其頻率是溫度和某些其它因素(諸如，老化、電壓和振動）的函 數(shù)。溫度是最主導(dǎo)的因素。如果X0被用作數(shù)字PLL的主時(shí)鐘(DPLL)，則環(huán)路帶寬不可能太小。 利用窄環(huán)路帶寬，DPLL輸出將隨著環(huán)境溫度改變而漂移。作為示例，如果環(huán)路帶寬被設(shè)在 0.1Hz處，則具有大于0.1Hz的頻率的任何抖動/漂移將出現(xiàn)在DPLL輸出處，而沒有任何衰 減。
[0014] 抖動/漂移問題可部分地通過將溫度控制晶體振蕩器（TCX0)和恒溫晶體振蕩器 (0CX0)用作DPLL主時(shí)鐘來克服。TCX0具有測量環(huán)境溫度并基于該測量來將X0的頻率調(diào)整為 盡可能接近于標(biāo)稱值的電子電路。另一方面，0CX0具有將晶體加熱到固定溫度的恒溫箱，該 固定溫度高于為0CX0指定的環(huán)境溫度。例如，如果0CX0被指定為在-40C到70C的范圍內(nèi)使 用，則其恒溫箱溫度將通常為85C。
[0015] 0CX0通過在所有時(shí)間都將晶體的溫度維持在85C來實(shí)現(xiàn)穩(wěn)定性，而不管環(huán)境溫度 為何。
[0016] 盡管TCX0和0CX0相比于簡單的X0可實(shí)現(xiàn)好的多的穩(wěn)定性，但TCX0和0CX0要昂貴的 多。目前，X0的價(jià)格通常小于$1，TCX0在$15到$50的范圍內(nèi)，而0CX0-般高于$50。然而，這些 不是TCX0和0CX0僅有的缺點(diǎn)。盡管TCX0相比于X0具有更高的長期穩(wěn)定性，但TCX0具有更大 的高頻抖動，因?yàn)椴粩嗟卣{(diào)整晶體的頻率的電子電路也引入噪聲。另一方面，0CX0相比于常 規(guī)的X0具有相當(dāng)?shù)幕蚋玫南辔辉肼?，?CX0引起大得多的封裝，其消耗多得多的功率(為 了加熱恒溫箱)并具有更低的可靠性(其在所有時(shí)間都以高溫運(yùn)行）。
[0017] 將TCX0和0CX0用作主要時(shí)鐘的另一重要原因是其長期穩(wěn)定性。當(dāng)DPLL失去其所有 輸入?yún)⒖紩r(shí)，DPLL將進(jìn)入延遲(holdover)模式，在該延遲模式下，其輸出頻率的穩(wěn)定性完全 依賴于主時(shí)鐘振蕩器(TCX0和0CX0)的穩(wěn)定性。
[0018] 發(fā)明概述
[0019] 本發(fā)明的各實(shí)施例允許使用具有非常窄的環(huán)路帶寬的鎖相環(huán)，而不會失去穩(wěn)定 性。窄環(huán)路帶寬使得輸入信號中的相位噪聲能夠被顯著地降低。一種應(yīng)用在無線網(wǎng)絡(luò)中一 天中的時(shí)間同步的領(lǐng)域中。本地時(shí)鐘可被鎖定到PRC和標(biāo)準(zhǔn)時(shí)鐘(諸如UTC)兩者，PRC提供頻 率穩(wěn)定性，標(biāo)準(zhǔn)時(shí)鐘用于確保本地時(shí)鐘生成器在一天中的時(shí)間方面被同步到標(biāo)準(zhǔn)時(shí)鐘。PRC 時(shí)鐘有助于消除從UTC時(shí)鐘處獲得的定時(shí)信息中存在的漂移。另一種應(yīng)用在諸如T1/E1、 S0NET/SDH、同步以太網(wǎng)之類利用DPLL來清除物理層設(shè)備的恢復(fù)時(shí)鐘處存在的相位噪聲的 傳統(tǒng)數(shù)據(jù)通信/電信系統(tǒng)(僅頻率同步）中。
[0020] 根據(jù)本發(fā)明的寬泛方面，提供了一種雙鎖相環(huán)，包括:第一窄帶鎖相環(huán)，所述第一 窄帶鎖相環(huán)包括被配置成降低第一輸入時(shí)鐘中的相位噪聲的第一環(huán)路濾波器;第二鎖相 環(huán)，所述第二鎖相環(huán)包括被配置成接收來自穩(wěn)定時(shí)鐘源的第二輸入時(shí)鐘的第二環(huán)路濾波 器，所述第二時(shí)鐘具有接近所述第一時(shí)鐘的頻率;所述第一環(huán)路濾波器具有比第二環(huán)路濾 波器小至少一個數(shù)量級的帶寬；以及耦合器，所述耦合器被配置成耦合所述第一和第二鎖 相環(huán)以提供所述第二鎖相環(huán)藉此來穩(wěn)定所述第一鎖相環(huán)的公共輸出。
[0021]本發(fā)明假設(shè)所述第一和第二時(shí)鐘的頻率足夠接近，使得所述第一和第二時(shí)鐘的頻 率之間的任何偏移實(shí)際上是微小的。術(shù)語接近在本文中被定義為意指這兩個頻率之間的任 何微小偏移不大于200ppm。當(dāng)然，將領(lǐng)會，有可能采用不同的頻率，只要一個頻率被分割為 使得得到的頻率不超過微小偏移200ppm。
[0022]窄帶環(huán)路的帶寬可在ImHz到0.1Hz的范圍內(nèi)，以移除第一輸入時(shí)鐘中的相位噪聲。 倘若兩個環(huán)路濾波器的帶寬之間的比至少為10:1，則第二鎖相環(huán)的帶寬可取決于應(yīng)用而在 0.1到10Hz的范圍內(nèi)。
[0023] 雙鎖相環(huán)將具有驅(qū)動數(shù)字控制振蕩器(DC0)的其自己的晶體振蕩器(X0)，但這可 以是常規(guī)的低成本X0,該常規(guī)的低成本X0不需要具有非常高程度的穩(wěn)定性。
[0024] 雙鎖相環(huán)可包括嵌入在共享公共的受控振蕩器的其它環(huán)路中的一個環(huán)路，或者耦 合在一起的具有各自的受控振蕩器的兩個分開的環(huán)路。
[0025]在無線基站應(yīng)用的情況下，穩(wěn)定的時(shí)鐘源是使用以太網(wǎng)物理設(shè)備(PHY)中的時(shí)鐘 數(shù)據(jù)恢復(fù)模塊從PRC中恢復(fù)的時(shí)鐘。第一輸入時(shí)鐘是使用例如IEEE 1588時(shí)鐘恢復(fù)算法從遠(yuǎn) 程標(biāo)準(zhǔn)時(shí)鐘中恢復(fù)的時(shí)鐘。
[0026]如以上所指示的，在本上下文中，術(shù)語接近意指這些頻率名義上是相同的，但這些 頻率之間可能有某一微小差異。在IEEE1588應(yīng)用的情況下，該微小差異將處于l(Tn的量級， 為36納秒/小時(shí)，因?yàn)槟鞘窃訒r(shí)鐘的準(zhǔn)確性的最差情況場景。對于其它應(yīng)用，在穩(wěn)定頻率 源自TCX0/0CX0的情況下，微小頻率差異可能大得多，例如在1(T 5或百萬分之10的量級上。 [0027]主要參考時(shí)鐘(PRC)和主時(shí)鐘(UTC)的頻率在名義上將是相同的，但具有處于l(T n 的量級的小偏差，為約36納秒/小時(shí)的相位差。用于恢復(fù)標(biāo)準(zhǔn)時(shí)鐘的時(shí)鐘恢復(fù)算法由于分組 延遲變化而經(jīng)受嚴(yán)重的漂移。根據(jù)本發(fā)明的各實(shí)施例，該漂移是通過使用非常低通的濾波 器并使用PRC時(shí)鐘來移除的，以克服導(dǎo)致的穩(wěn)定性問題。
[0028]在數(shù)據(jù)通信/電信應(yīng)用的情況下，第二輸入從可能正提供多個DPLL的TXC0/0XC0中 導(dǎo)出。在該情況下，尤其在TXC0/0XC0正饋送多個DPLL的情況下，可存在由耦合在用于將信 號載送到各個體DPLL處的傳輸線上的串?dāng)_和噪聲導(dǎo)致的某個抖動/漂移(一般被稱為相位 噪聲），但該抖動/漂移可通過DPLL中的環(huán)路濾波器來濾除。
[0029] 根據(jù)本發(fā)明的另一方面，提供了一種在同步分組通信網(wǎng)絡(luò)中生成本地時(shí)鐘的方 法，其中所述本地時(shí)鐘被鎖定到穩(wěn)定的參考時(shí)鐘并被鎖定到包括第一低通濾波器的鎖相環(huán) 中的主時(shí)鐘，所述方法包括:從通過所述同步分組通信網(wǎng)絡(luò)傳入的數(shù)據(jù)流中提取從所述參 考時(shí)鐘中導(dǎo)出的時(shí)鐘信號；相對于所述時(shí)鐘信號確定受控振蕩器的第一相位誤差;相對于 所述主時(shí)鐘生成歸因于所述受控振蕩器的漂移的第二相位誤差;用第二低通濾波器來對所 述第二相位誤差進(jìn)行濾波，所述第二低通濾波器具有小于所述第一低通濾波器的截止頻 率;將所述濾波器第二相位誤差加到所述第一相位誤差；以及，基于所述第一和所述第二相 位誤差之和來調(diào)整所述鎖相環(huán)中的所述受控振蕩器的頻率。
[0030] 通常，標(biāo)準(zhǔn)時(shí)鐘將是協(xié)調(diào)世界時(shí)(UTC)，但在理論上，標(biāo)準(zhǔn)時(shí)鐘可以是某個其它常 見的標(biāo)準(zhǔn)。這些步驟進(jìn)行的順序并不重要。例如，通常，生成第一和第二相位誤差的步驟將 被同時(shí)執(zhí)行。
[0031] 為了避免疑問，在本上下文中，術(shù)語加包括減，因?yàn)閷ω?fù)值的加相當(dāng)于減。在本說 明書中，數(shù)字鎖相環(huán)被稱為DPLL。本發(fā)明的各實(shí)施例涉及雙鎖相環(huán)，其在優(yōu)選實(shí)施例中是數(shù) 字的，即雙DPLL(DDPLL)。
[0032] 根據(jù)本發(fā)明的各實(shí)施例，DDPLL能夠同時(shí)鎖定到多個獨(dú)立的時(shí)鐘源上(不管是否可 跟蹤單個源），并且能夠基于最準(zhǔn)確的輸入相位/時(shí)間源和作為最穩(wěn)定的頻率輸入源的頻率 穩(wěn)定性來生成具有相位/時(shí)鐘和頻率準(zhǔn)確性的一個或多個輸出時(shí)鐘。
[0033] 附圖簡述
[0034] 現(xiàn)將參照附圖僅通過示例來更詳細(xì)地描述本發(fā)明，附圖中：圖1是現(xiàn)有技術(shù)混合 (IEEE 1588加上SyncE(同步以太網(wǎng)））本地時(shí)鐘生成器的頂層框圖；
[0035]圖2是根據(jù)本發(fā)明的一實(shí)施例的混合(IEEE 1588加上SyncE)同步的頂層框圖； [0036]圖3是相位檢測器的更詳細(xì)的框圖；
[0037]圖4是示出運(yùn)行圖3的IEEE 1588的微處理器的實(shí)現(xiàn)的框圖。
[0038]圖5是示出相位檢測器的輸出的相位方面的漂移的相位圖；以及 [0039]圖6是由DDPLL實(shí)現(xiàn)的用于防止溢出條件的算法；
[0040]圖7示出圖2中示出的實(shí)施例的替換實(shí)施例；
[0041]圖8示出根據(jù)現(xiàn)有技術(shù)的具有單獨(dú)晶體振蕩器的數(shù)字鎖相環(huán)(DPLL)的現(xiàn)有技術(shù)布 置；
[0042]圖9示出根據(jù)現(xiàn)有技術(shù)的具有共同穩(wěn)定晶體振蕩器的DPLL的相同布置；
[0043]圖10示出根據(jù)本發(fā)明的一實(shí)施例的具有公共穩(wěn)定晶體振蕩器的DDPLL的布置； [0044]圖11更詳細(xì)地示出圖10中采用的DDPPL;以及 [0045]圖12是圖11中示出的布置的替換實(shí)施例。
[0046]發(fā)明的詳細(xì)描述
[0047]本發(fā)明將首先被例示在提供一天中的時(shí)間信息的本地時(shí)鐘生成器的上下文中。圖 1中示出的現(xiàn)有技術(shù)混合時(shí)鐘生成器電路包括以太網(wǎng)物理層設(shè)備(PHY)lOl，該以太網(wǎng)物理 層設(shè)備接收同步以太網(wǎng)信號并在時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)模塊103中使數(shù)據(jù)和時(shí)鐘信息與該信 號分開。提取的時(shí)鐘信號clh被饋送到形成數(shù)字鎖相環(huán)的一部分的框111中。這一框111鎖 定到此提取的時(shí)鐘clk e并移除抖動和漂移。時(shí)鐘生成器110基于數(shù)字控制振蕩器(DC0)109 的輸出來生成輸出時(shí)鐘信號elk以及1秒脈沖信號（lpps)。
[0048] elk和lpps信號兩者都被饋送回PHY設(shè)備101中的時(shí)戳模塊102。從由時(shí)戳單元102 接收的分組中導(dǎo)出的加時(shí)戳的分組被運(yùn)行IEEE 1588算法的微處理器(此）106用來相對于 被設(shè)置到協(xié)調(diào)世界時(shí)(UTC)并將IEEE 1588定時(shí)分組提供到網(wǎng)絡(luò)中的遠(yuǎn)程主時(shí)鐘生成相位 誤差。
[0049] DPLL 111包括相位檢測器104,該相位檢測器104輸出表示從DC0 109的輸出饋送 回的信號和由CDR 103所輸出的提取時(shí)鐘clke之間相位方面的差異的誤差信號％。誤差信 號外被饋送通過低通環(huán)路濾波器105和復(fù)用器107-直到DC0 109的輸入處，DC0 109由晶體 振蕩器108驅(qū)動。從低通環(huán)路濾波器105中輸出的經(jīng)濾波的誤差信號校正DC0 109的頻率，使 其跟蹤從傳入同步以太網(wǎng)中提取的時(shí)鐘信號clb。
[0050] PHY模塊101中的時(shí)戳模塊102識別IEEE 1588定時(shí)分組并在到達(dá)時(shí)對其加時(shí)戳。只 要時(shí)戳模塊102-檢測到IEEE 1588分組的前導(dǎo)比特，時(shí)戳模塊102就施加時(shí)戳。
[00511 在運(yùn)行IEEE 1588協(xié)議的微處理器(yP)106中將由時(shí)戳模塊102施加的時(shí)戳與IEEE 1588分組中承載的時(shí)戳進(jìn)行比較以生成使由時(shí)鐘生成器110輸出的本地時(shí)鐘時(shí)間c 1 k與協(xié) 調(diào)世界時(shí)(UTC)相關(guān)的相位誤差信號。響應(yīng)于由此106輸出的控制信號，將該相位誤差信號 經(jīng)由復(fù)用器107饋送到DC0 109,并且該相位誤差信號用于使本地時(shí)鐘加速或變慢，使得其 在相位/頻率和一天中的時(shí)間方面被同步到IEEE 1588主時(shí)鐘。由于分組網(wǎng)絡(luò)中的分組延遲 的隨機(jī)特性，僅基于IEE 1588定時(shí)分組的頻率同步具有高程度的漂移，這不利地影響同步。 [0052] 通過采用其中頻率同步通過同步以太網(wǎng)獲得并且一天中的時(shí)間同步通過1588定 時(shí)分組獲得的混合方法，可實(shí)現(xiàn)更準(zhǔn)確的一天中的時(shí)間同步。然而，在圖1中示出的現(xiàn)有技 術(shù)中，如由同步以太網(wǎng)確定的DPLL 111的頻率根據(jù)yP 106的命令被調(diào)整以通過在復(fù)用器 107的幫助下周期性地?cái)嚅_用于頻率同步的DPLL 111的環(huán)路來補(bǔ)償同步以太網(wǎng)頻率可偏離 UTC主機(jī)時(shí)鐘頻率10-11的事實(shí)。盡管DPLL 111的這一環(huán)路被斷開，但DC0 109的頻率和相位 根據(jù)來自yP 106的信號被調(diào)整，使得DPLL 111時(shí)鐘輸出的平均頻率等于UTC頻率，并且1秒 脈沖（lpps)DPLL 111輸出與UTC lpps信號對準(zhǔn)。
[0053] 該解決方案的缺點(diǎn)在于在DC0 109由IEEE 1588算法控制并且DPLL 111的環(huán)路被 斷開的時(shí)間期間，DPLL 111沒有被同步到PRC。在該時(shí)間期間，由DC0 109生成的頻率取決于 本地晶體振蕩器(X0) 108的穩(wěn)定性，該穩(wěn)定性比PRC時(shí)鐘的穩(wěn)定性差若干數(shù)量級。該布置由 此需要使用非常昂貴的晶體振蕩器。該問題在邊界時(shí)鐘IEEE 1588混合模式應(yīng)用中被進(jìn)一 步加劇，在該邊界時(shí)鐘IEEE 1588混合模式應(yīng)用中，當(dāng)不同時(shí)域之間的邊界被跨越時(shí)，一天 中的時(shí)間被沿著傳輸鏈恢復(fù)多次。
[0054]圖2示出根據(jù)本發(fā)明的一實(shí)施例的采用雙DPLL的本地時(shí)鐘生成器，其中不像圖1中 的情況，一天中的時(shí)間同步通過在相位和頻率兩方面將雙DPLL 113鎖定到遠(yuǎn)程UTC時(shí)鐘來 實(shí)現(xiàn)，而無需斷開雙DPLL 113的環(huán)路。UTC時(shí)鐘提供一天中的時(shí)間信息。與圖1中的各部分相 同的部分具有相同的參考標(biāo)記。
[0055] 在圖2中示出的實(shí)施例中，雙DPLL 113被鎖定到同步的以太網(wǎng)提取時(shí)鐘clke(可跟 蹤PRC)。在雙DPLL 113中通過持續(xù)調(diào)整雙DPLL 113輸出的相位來校正由晶體振蕩器108的 頻率穩(wěn)定性造成的任何不準(zhǔn)確性。
[0056] 在該實(shí)施例中，加法器112形式的耦合器被放置在相位檢測器104的下游。這被用 來加上/減去從yP 106中導(dǎo)出的相位，使得由雙DPLL 113的時(shí)鐘生成器110輸出的頻率和一 天中的時(shí)間等于UTC主時(shí)鐘，如將更詳細(xì)描述的。yP 106形成控制DC0 109的第二反饋環(huán)路 的一部分，該第二反饋環(huán)路包括時(shí)戳單元102。
[0057]將理解，本地時(shí)鐘生成器是數(shù)字的，并且可被實(shí)現(xiàn)在硬件或軟件中。在后一種情況 下，各框表示被實(shí)現(xiàn)在合適的處理器(諸如數(shù)字信號處理器(DSP))中的軟件模塊。每一框的 輸出在晶體振蕩器108所生成的每一中斷上被更新。通常，中斷每秒鐘發(fā)生過幾千次。
[0058]相位檢測器的細(xì)節(jié)在圖3中被示出。如將看見的，相位檢測器104由相位采集模塊 116、抽取器(decimator)117和數(shù)字相位檢測器元件118組成。
[0059]如果我們暫時(shí)忽略加法器112的影響，則DC0 109將在頻率和相位方面鎖定到由 CDR 103提取的時(shí)鐘clke。當(dāng)雙DPLL 113處于鎖定時(shí)，相位檢測器104的輸出將具有平均值 0,但是由于提取的時(shí)鐘信號中的抖動以及XO 108中的漂移，該平均值將輕微改變。
[0060]由yp 106輸出的誤差信號表示DC0 109的當(dāng)前輸出和UTC主時(shí)鐘之間的相位差。該 相位差是根據(jù)IEEE 1588時(shí)鐘恢復(fù)算法按與圖1中示出的布置相似的方式來生成的，該相位 差在由通過晶體振蕩器108驅(qū)動的計(jì)時(shí)器所生成的每一中斷上在加法器112中被添加到PD 104的輸出。
[0061 ] 相同的中斷還更新DPLL 113中的所有框。
[0062] 如圖4中示出的，yP 106包括:相位檢測器120,該相位檢測器120將定時(shí)分組中承 載的遠(yuǎn)程時(shí)戳與由時(shí)鐘生成器110生成的時(shí)鐘elk的本地時(shí)戳進(jìn)行比較以生成相位誤差;模 塊121，該模塊121丟棄具有過量延遲的分組；以及低通濾波器122,該低通濾波器122對得到 的相位誤差進(jìn)行濾波以移除漂移。
[0063] IEEE時(shí)鐘恢復(fù)算法通常由于通過網(wǎng)絡(luò)的分組延遲取決于網(wǎng)絡(luò)擁塞和其它因素的 顯著變化而經(jīng)受嚴(yán)重的漂移。漂移可經(jīng)由通過修改低通濾波器122的參數(shù)來降低環(huán)路中的 通過頻率來降低，但是具有非常低帶寬的環(huán)路使得非常難以在沒有極其穩(wěn)定并因此昂貴的 本地振蕩器X0 108的情況下實(shí)現(xiàn)頻率鎖定。根據(jù)本發(fā)明的各實(shí)施例，漂移是通過將第一鎖 相環(huán)的截止頻率設(shè)定到非常低的值（不大于0.1Hz，并且通常處于ImHz-O.lHzW.OOlHz-O.lHz)) 來降低的。第一鎖相環(huán)的截止頻率 (其實(shí)際上為該帶寬 ） 比第二環(huán)路的截止頻率 （由 低通濾波器105來調(diào)整)要小得多，并且具體地小于第二鎖相環(huán)的截止頻率的1/10。該低截 止頻率基本上消除了漂移，并向加法器112提供穩(wěn)定的輸入。DC0 109在頻率和相位兩方面 都鎖定到遠(yuǎn)程UTC時(shí)鐘。實(shí)現(xiàn)和維持(穩(wěn)定性)時(shí)鐘的問題實(shí)際上通過代替用于IEEE時(shí)鐘恢 復(fù)算法的X0 108,將從syncE信號中提取的時(shí)鐘信號elk用作穩(wěn)定的頻率源來實(shí)現(xiàn)。
[0064]第二鎖相環(huán)具有比第一鎖相環(huán)更高的截止頻率。第二環(huán)路具有不大于1Hz并在 0.1 Hz到1.0Hz的范圍內(nèi)的截止頻率。由于時(shí)鐘信號c 1 k比恢復(fù)的IEEE 1588時(shí)鐘具有大得多 的穩(wěn)定性，因此較高的截止頻率并且因此較大的環(huán)路帶寬可被容忍，但這也意味著DDPLL 113可因此容易地建立和維持到由⑶R模塊103從SyncE信號中提取的更穩(wěn)定的信號clke的 鎖定。SyncE時(shí)鐘還確保DDPLL 113不失去其在IEEE 1588時(shí)鐘上的鎖定，這可能會由于由低 通濾波器122控制的第一環(huán)路的非常低的帶寬而發(fā)生。
[0065]在啟動時(shí)，DC0 109將由于由低通濾波器105控制的第二環(huán)路的相對較高的帶寬以 及恢復(fù)的SyncE信號clke的穩(wěn)定性而快速地鎖定到從PRC提取的時(shí)鐘elkwP 106將由于由 低通濾波器122控制的第一環(huán)路的窄帶寬而在這點(diǎn)處具有小影響。然而，隨著時(shí)間的推移， 被加到PD 104的由yP 106輸出的相位誤差將開始增大為表示DC0 109的輸出和IEEE 1588 時(shí)鐘之間的相位差。這進(jìn)而將改變DC0 109的頻率，使得其變?yōu)樵陬l率和相位兩方面都被鎖 定到UTC主時(shí)鐘即IEEE 1588時(shí)鐘。
[0066]隨著DC0 109變得被鎖定到UTC主時(shí)鐘的頻率，由yP 106產(chǎn)生的相位誤差信號將逐 漸降低。如果SyncE時(shí)鐘clke正以與UTC主時(shí)鐘完全相同的頻率運(yùn)行，則當(dāng)DC0 109與UTC主 時(shí)鐘處于鎖定時(shí)，PD 104和yP 106的輸出兩者都具有標(biāo)稱值0。然而，由于SyncE時(shí)鐘clke在 現(xiàn)實(shí)中正以與主時(shí)鐘略微不同的頻率運(yùn)行，因此PD 104的輸出將隨時(shí)間逐漸增大或減小， 并被偏移由此106輸出的相位誤差，使得加法器112的輸出將在名義上為0,以保持DC0 109 與UTC主時(shí)鐘鎖定，如圖5中所示出的。由于DDPLL 113中的反饋環(huán)路的特性，當(dāng)雙鎖相環(huán)處 于鎖定，即DC0 109的頻率和相位被鎖定到IEEE 1588時(shí)鐘源時(shí)，加法器112的輸出將在名義 上為0,因?yàn)槠浔硎镜降屯V波器105的輸入，該輸入生成針對DCO 109的控制信號。
[0067] 如上所述，由于從IEEE 1588時(shí)鐘源導(dǎo)出的頻率和提取的SyncE時(shí)鐘clke略微偏離 高達(dá)l(Tn，因此相位檢測器的輸出將隨時(shí)間逐漸開始增加或減小，如圖5中所示出的。通常， 由于PRC和UTC時(shí)鐘之間的輕微頻率差異，絕對相位誤差以36納秒/小時(shí)的最大速率聚集。由 于相位檢測器120的輸出被存儲在緩沖器(未示出）中，隨著時(shí)間的推移，這可潛在地溢出。 為了避免該問題，控制單元119在每一中斷上確定相位誤差內(nèi)是否已超過閾值，例如1秒。在 這個發(fā)生時(shí)，相位檢測器的輸出被控制單元119重置到零，并且相同的量被加到由此106輸 出的值中，使得加法器112的輸出處的凈影響為0。為了防止溢出條件，相位檢測器104的輸 出以及IEEE 1588yP 106的輸出被控制單元119按需一次又一次地調(diào)整相同的絕對量，以便 將相位檢測器重置到0，而不改變加法器112的輸出的值。
[0068]控制單元119實(shí)現(xiàn)圖6中示出的算法。在步驟130，H) 104的輸出處的相位誤差被讀 作Phase Error(相位誤差）。步驟131確定該相位誤差的絕對值即|相位誤差|是否超過預(yù)定 閾值。如果步驟131中的判定為是，則判定步驟132確定該相位誤差是否為正;如果步驟131 中的判定為否，則步驟134將該閾值加到當(dāng)前相位誤差中，并從模塊106中的濾波器積分的 值中減去該閾值;如果步驟131中的判定為是，則步驟133從當(dāng)前相位誤差中減去該閾值，并 將該閾值加到低通濾波器122的輸出中。如果步驟131中的判定為否，則步驟130被重復(fù)。 [0069] 雙DPLL 113可被連續(xù)地同步到多個源(例如，⑶R 103和yP 106的輸出），并且并需 要在它們之間進(jìn)行切換。該布置提供(諸)非常穩(wěn)定的輸出。對本地晶體振蕩器108的嚴(yán)苛要 求不被需要。對晶體振蕩器誤差108的誤差的影響被最小化，因?yàn)轭l率穩(wěn)定性源的閉合環(huán)路 永遠(yuǎn)不被斷開。
[0070] 圖2中示出的雙DPLL 113高效地形成耦合的雙DPLL，其中第一鎖相環(huán)包括時(shí)戳單 元102、包括低通濾波器122的yF106、加法器112、低通濾波器105、DC0109和時(shí)鐘生成器 110,并且第二鎖相環(huán)150包括104、加法器112、低通濾波器105和DC0 109。一個鎖相環(huán)被 嵌入在另一鎖相環(huán)內(nèi)，并且它們通過耦合器耦合在一起，該耦合器在本實(shí)施例中采用加法 器112的形式。第二鎖相環(huán)高效地向第一鎖相環(huán)提供頻率穩(wěn)定性，從而允許X0 108為常規(guī)的 低成本振蕩器，而不要求極其高的穩(wěn)定性。
[0071] 圖7中示出采用兩個DCO 209a、209b的替換實(shí)施例。在該實(shí)施例中，相位檢測器204 被直接連接到低通濾波器205，該低通濾波器的輸出被連接到DCO 209a以及采用加法器212 的形式的耦合器的輸入。加法器212的其它輸入被連接到y(tǒng) F 206的輸出。加法器212的輸出 被連接到DCO 209b的輸入，DCO 209b的輸出被連接到時(shí)鐘生成器110的輸入。yF 206在構(gòu)造 上在所有方面都與yF 106相同，如以上在圖4中描述的。低通濾波器205有與yF 206中的濾 波器122相同的關(guān)系，如以上在第一實(shí)施例中描述的。第二實(shí)施例具有不發(fā)生溢出條件的優(yōu) 點(diǎn)。
[0072]該實(shí)施例以與圖2的實(shí)施例相似的方式工作。第一DDPLL 260包括時(shí)戳單元202、y F206、加法器212、DC0 209b和時(shí)鐘生成器210。第二DDPLL 250包括PD 204、低通濾波器205 和DCO 209a。
[0073]在該情況下，兩個DDPLL被加法器212形式的耦合器耦合在一起。具有較高環(huán)路帶 寬的第二DPPL按與圖2中示出的實(shí)施例相似的方式向具有較窄環(huán)路帶寬的第一 DPLL提供頻 率穩(wěn)定性。驅(qū)動DCO 209a、209b的X0 208可再次為不需要具有極其高的頻率穩(wěn)定性的低成 本晶體振蕩器。
[0074]本發(fā)明的另一應(yīng)用可在要求具有窄環(huán)路帶寬和/或良好延遲的PLL的電信/數(shù)據(jù)通 信系統(tǒng)中找到。這樣的系統(tǒng)要求非常穩(wěn)定的主時(shí)鐘(溫度控制一 TCX0或恒溫一 OCXOhTCXO 或0CX0-般比常規(guī)X0昂貴得多。對于其中每個框存在具有該要求的多個PLL的應(yīng)用，顧客被 迫對每一0?讓30匕"30111使用分開的1^0/(^^0 30(^"30011，如圖8中所示出的。
[0075]通過如圖9所示的系統(tǒng)向DPLL 301a…301n分發(fā)從單個高度穩(wěn)定的振蕩器(諸如 TCX0或0XC0 300)導(dǎo)出的主時(shí)鐘將是合乎需要的。該方法的主要缺點(diǎn)是從TCX0/0CX0 300到 DPLL 301a…301n中的每一者的長PCB跡線獲得了來自鄰近蹤跡的噪聲和功率噪聲，這進(jìn)而 將嚴(yán)重地影響DPLL、抖動性能。因此，這種方法通常僅在其中抖動不是問題的應(yīng)用中或者在 DPLL彼此鄰近使得承載TCX0/0CX0時(shí)鐘的跡線非常短時(shí)才使用。應(yīng)當(dāng)注意，滿足這兩個條件 的應(yīng)用非常稀有。電信/數(shù)據(jù)通信空間中的大多數(shù)應(yīng)用使用與圖8中示出的方法類似的方 法。
[0076]在本發(fā)明的另一實(shí)施例中，設(shè)計(jì)者可使用與圖2的X0 108等效的低成本X0308a… 308n作為本地時(shí)鐘，并將單個TCX0/0CX0 300饋送到雙DPLL 301a…301b的輸入之一，如圖 10所示出的。在相應(yīng)的雙DPLL 301a'? ? 301b的另一輸入上，設(shè)計(jì)者可饋送來自網(wǎng)絡(luò)的恢復(fù)時(shí) 鐘(分別被示為參考1...參考N)，其需要由相應(yīng)的雙DPLL來清除。來自TCX0/0CX0源300的任 何抖動和漂移可通過DDPLL環(huán)路中的環(huán)路濾波器來移除，該環(huán)路濾波器使用TXC0/0XC0源作 為其輸入。
[0077] 圖11示出雙DPLL 301之一。被分發(fā)給所有雙DPLL 301a…301n的來自單個TCX0/ 0CX0 300的時(shí)鐘被用來為每一個雙DPLL提供頻率穩(wěn)定性。雙DPLL將在頻率和相位方面鎖定 到相應(yīng)的參考輸入。可被承載TCX0/0CX0時(shí)鐘的長PCB跡線獲得的抖動/漂移由DDPLL 301來 濾波。DDPLL 301表現(xiàn)為針對其輸入處存在的抖動/漂移的低通濾波器。對于來自TCX0/0CX0 300的輸入，由低通濾波器305確定的DDPLL 301環(huán)路帶寬將被下調(diào)幾Hz，使得其對由長PCB 跡線獲得的噪聲進(jìn)行濾波，但不低于那個頻率，使得DDPLL 301對來自其主時(shí)鐘(X0)300的 任何漂移進(jìn)行濾波。對于參考輸入，由環(huán)路濾波器322確定的DDPLL 301的環(huán)路帶寬將被設(shè) 為滿足可適用的標(biāo)準(zhǔn)。例如，對于Telcordia GR-253C0RE標(biāo)準(zhǔn)為0.1Hz。
[0078] 如果DDPLL 301被鎖定到的參考輸入沒成功，則DDPLL 301將去往延遲模式，在該 延遲模式中，其輸出頻率將與單個TCX0/0CX0 300-樣穩(wěn)定。這與傳統(tǒng)的DPLL相反，在傳統(tǒng) 的DPLL中，延遲穩(wěn)定性基于每一 DPLL的主時(shí)鐘308a…308n，這些主時(shí)鐘要么是低成本振蕩 器X0(在該情況下，穩(wěn)定性將是一個問題），要么是為每一DPLL 301提供的高成本TXC0/0CX0 (在該情況下，由對多個TXC0/0XC0的使用引起的成本將是一個問題）。
[0079] 在圖11中，該電路包括:第一DPLL 360,該第一DPLL360包括H) 304a、低通濾波器 322、加法器312、低通濾波器305和D0C 309;第二DPLL 350,該第二DPLL 350包括PD 304、加 法器312、低通濾波器305和D0C 309。這兩個DPLL通過加法器312形式的耦合器耦合在一起。 X0 308是不需要高程度的穩(wěn)定性的低成本晶體振蕩器。
[0080]在該實(shí)施例中，頻率之間的微小差別可處于10_4的量級。在該情況下，溢出調(diào)整將 每2.78秒進(jìn)行一次。這可按與參考圖2描述的實(shí)施例相同的方式來進(jìn)行。
[0081 ]與圖7的實(shí)施例的情況中一樣，如圖12所示的，存在采用兩個DCO 309a、309b的替 換布置。在該情況下，第一PLL 406包括H) 304a、低通濾波器322、加法器330和DOC 309b，并 且第二PLL 450包括ro 304、低通濾波器305和DC0309a。與圖7的實(shí)施例一樣，不需要溢出控 制。然而，缺點(diǎn)是需要兩個DCO,這增加了成本。
[0082]本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)領(lǐng)會，本文中的任何框圖表示采用本發(fā)明的原理的說明性 電路系統(tǒng)的概念圖。例如，處理器可通過使用專用硬件以及與合適的軟件相關(guān)聯(lián)地執(zhí)行軟 件的硬件來提供。當(dāng)通過處理器來提供時(shí)，這些功能可由單個專用處理器、單個共享處理器 或多個個體處理器(其中的一些可被共享)來提供。此外，對術(shù)語"處理器"的顯式使用不應(yīng) 當(dāng)被解釋為排他地指代能夠執(zhí)行軟件的硬件，而可隱含地包括而不作為限制數(shù)字信號處理 器(DSP)硬件、網(wǎng)絡(luò)處理器、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)、用于存儲軟件 的只讀存儲器(R0M)、隨機(jī)存取存儲器(RAM)和非易失性存儲。也可包括其它硬件(傳統(tǒng)的 和/或自定義的）。在實(shí)踐中，本文中示出的功能框或模塊可用硬件或軟件來實(shí)現(xiàn)。尤其地， 將理解，術(shù)語"電路"包括軟件實(shí)現(xiàn)。
【主權(quán)項(xiàng)】
1. 一種雙鎖相環(huán)，包括:第一窄帶鎖相環(huán)，所述第一窄帶鎖相環(huán)包括被配置成降低第一 輸入時(shí)鐘中的相位噪聲的第一環(huán)路濾波器;第二鎖相環(huán)，所述第二鎖相環(huán)包括被配置成接 收來自穩(wěn)定時(shí)鐘源的第二輸入時(shí)鐘的第二環(huán)路濾波器，所述第二時(shí)鐘具有接近所述第一時(shí) 鐘的頻率;所述第一鎖相環(huán)具有比所述第二鎖相環(huán)小至少一個數(shù)量級的帶寬；以及，耦合 器，所述耦合器被配置成耦合所述第一和第二鎖相環(huán)以提供所述第二鎖相環(huán)藉此來穩(wěn)定所 述第一鎖相環(huán)的公共輸出。2. 如權(quán)利要求1所述的雙鎖相環(huán)，其特征在于，所述第一鎖相環(huán)被嵌入在所述第二鎖相 環(huán)中，所述第一和第二鎖相環(huán)共享由本地振蕩器驅(qū)動的公共的受控振蕩器。3. 如權(quán)利要求2所述的雙鎖相環(huán)，其特征在于，所述組合器包括所述第二鎖相環(huán)中的加 法器，所述加法器被配置成將所述第一環(huán)路濾波器的輸出加上相位檢測器的輸出，所述相 位檢測器形成所述第二鎖相環(huán)的在所述第二環(huán)路濾波器上游的一部分。4. 如權(quán)利要求1所述的雙鎖相環(huán)，其特征在于，所述第一和第二鎖相環(huán)中的每一者包括 由公共本地振蕩器驅(qū)動的相應(yīng)受控振蕩器，所述第一鎖相環(huán)具有在所述第一環(huán)路濾波器下 游的加法器，所述加法器被配置成將所述第二環(huán)路濾波器的輸出加上所述第一環(huán)路濾波器 的輸出以向所述第一鎖相環(huán)的受控振蕩器提供控制信號，所述第一鎖相環(huán)的所述受控振蕩 器的輸出提供所述公共輸出。5. 如權(quán)利要求1到4中的任一項(xiàng)所述的雙鎖相環(huán)，其特征在于，所述第一輸入時(shí)鐘包括 從電信/數(shù)據(jù)通信網(wǎng)絡(luò)恢復(fù)的時(shí)鐘信號，并且所述穩(wěn)定時(shí)鐘源選自由溫度控制晶體振蕩器 (TCXO)和恒溫晶體振蕩器(OCXO)組成的分組。6. 如權(quán)利要求5所述的雙鎖相環(huán)，其特征在于，所述雙鎖相環(huán)是由所述穩(wěn)定時(shí)鐘源提供 的多個雙鎖相環(huán)之一。7. 如權(quán)利要求1到4中的任一項(xiàng)所述的雙鎖相環(huán)，其特征在于，所述第一輸入時(shí)鐘包括 通過分組網(wǎng)絡(luò)從標(biāo)準(zhǔn)時(shí)鐘源恢復(fù)的時(shí)鐘信號，并且所述第二輸入時(shí)鐘包括從同步網(wǎng)絡(luò)導(dǎo)出 的時(shí)鐘信號。8. 如權(quán)利要求7所述的雙鎖相環(huán)，其特征在于，所述同步網(wǎng)絡(luò)是同步以太網(wǎng)。9. 一種用于在雙鎖相環(huán)中降低第一輸入時(shí)鐘中的相位噪聲的方法，包括： 在包括第一窄帶環(huán)路濾波器的第一鎖相環(huán)中對所述第一輸入時(shí)鐘進(jìn)行濾波； 在第二鎖相環(huán)中接收來自穩(wěn)定時(shí)鐘源的第二輸入時(shí)鐘，所述第二輸入時(shí)鐘具有接近所 述第一時(shí)鐘的頻率，其中所述第一鎖相環(huán)具有比所述第二鎖相環(huán)小至少一個數(shù)量級的帶 寬；以及 耦合所述第一和第二鎖相環(huán)以提供所述第二鎖相環(huán)藉此來穩(wěn)定所述第一鎖相環(huán)的公 共輸出。10. 如權(quán)利要求9所述的方法，其特征在于，所述第一鎖相環(huán)被嵌入在所述第二鎖相環(huán) 中，所述第一和第二鎖相環(huán)共享公共的受控振蕩器。11. 如權(quán)利要求10所述的方法，其特征在于，所述第一環(huán)路濾波器的輸出被加上相位檢 測器的輸出，所述相位檢測器形成所述第二鎖相環(huán)的在所述第二環(huán)路濾波器上游的一部 分。12. 如權(quán)利要求9所述的方法，其特征在于，所述第二環(huán)路濾波器的輸出被加上所述第 一環(huán)路濾波器的輸出以向所述第一鎖相環(huán)的受控振蕩器提供控制信號，所述第一鎖相環(huán)的 所述受控振蕩器的輸出提供所述公共輸出。13. 如權(quán)利要求9到12中的任一者所述的方法，其特征在于，所述第一輸入時(shí)鐘包括從 分組網(wǎng)絡(luò)恢復(fù)的時(shí)鐘信號，并且所述穩(wěn)定時(shí)鐘源選自由溫度控制晶體振蕩器(TCXO)和恒溫 晶體振蕩器(OCXO)組成的分組。14. 如權(quán)利要求9所述的方法，其特征在于，所述雙鎖相環(huán)是由所述穩(wěn)定時(shí)鐘源提供的 多個雙鎖相環(huán)之一。15. 如權(quán)利要求9到14中的任一項(xiàng)所述的方法，其特征在于，所述第一輸入時(shí)鐘包括通 過分組網(wǎng)絡(luò)從標(biāo)準(zhǔn)時(shí)鐘源恢復(fù)的時(shí)鐘信號，并且所述第二輸入時(shí)鐘包括從同步網(wǎng)絡(luò)導(dǎo)出的 時(shí)鐘信號。16. 如權(quán)利要求15所述的方法，其特征在于，所述同步網(wǎng)絡(luò)是同步以太網(wǎng)。17. -種生成同步分組通信網(wǎng)絡(luò)中的本地時(shí)鐘的方法，其特征在于，所述本地時(shí)鐘被鎖 定到穩(wěn)定參考時(shí)鐘并被鎖定到包括第一低通濾波器的雙鎖相環(huán)中的主時(shí)鐘，包括:從通過 所述同步分組通信網(wǎng)絡(luò)傳入的數(shù)據(jù)流中提取從所述參考時(shí)鐘中導(dǎo)出的時(shí)鐘信號； 相對于所述時(shí)鐘信號確定受控振蕩器的第一相位誤差； 相對于所述主時(shí)鐘生成歸因于所述受控振蕩器的漂移的第二相位誤差； 用第二低通濾波器對所述第二相位誤差進(jìn)行濾波，所述第二低通濾波器具有比所述第 一低通濾波器小的截止頻率； 將所述經(jīng)濾波的第二相位誤差加上所述第一相位誤差；以及 基于所述第一和第二相位誤差的和來調(diào)整所述雙鎖相環(huán)中的所述受控振蕩器的頻率。18. 如權(quán)利要求17所述的方法，其特征在于，進(jìn)一步包括通過所述同步分組通信網(wǎng)絡(luò)從 所述主時(shí)鐘接收同步定時(shí)分組以生成所述第二相位誤差。19. 如權(quán)利要求17所述的方法，其特征在于，所述第一低通濾波器的截止頻率位于0.1 至Ijl.OHz的范圍內(nèi)，并且所述第二低通的截止頻率位于0.OOlHz到0.1 Hz的范圍內(nèi)，并且所述 第一和第二低通濾波器的帶寬之比為至少1:10。20. 如權(quán)利要求17所述的方法，其特征在于，當(dāng)所述第一相位誤差達(dá)到閾值時(shí)，所述閾 值被從所述第一相位誤差中減去并加上所述第二相位誤差以防止溢出條件。21. 如權(quán)利要求17到20中的任一項(xiàng)所述的方法，其特征在于，所述雙鎖相環(huán)是雙數(shù)字鎖 相環(huán)。22. 如權(quán)利要求17到21中的任一項(xiàng)所述的方法，其特征在于，所述同步分組通信網(wǎng)絡(luò)是 同步以太網(wǎng)網(wǎng)絡(luò)。23. 如權(quán)利要求17到22中的任一項(xiàng)所述的方法，其特征在于，所述主時(shí)鐘被同步到標(biāo)準(zhǔn) 時(shí)間。24. 如權(quán)利要求17到22中的任一項(xiàng)所述的方法，其特征在于，所述主時(shí)鐘被同步到協(xié)調(diào) 世界時(shí)。25. -種用于生成同步分組通信網(wǎng)絡(luò)中的本地時(shí)鐘的本地時(shí)鐘生成器，其中所述本地 時(shí)鐘被鎖定到穩(wěn)定參考時(shí)鐘并被鎖定到包括第一低通濾波器的鎖相環(huán)中的經(jīng)受漂移的主 時(shí)鐘，包括： 受控振蕩器； 第一模塊，所述第一模塊被配置成從通過所述同步分組通信網(wǎng)絡(luò)傳入的數(shù)據(jù)流中提取 從所述主要參考時(shí)鐘中導(dǎo)出的時(shí)鐘信號； 相位檢測器，所述相位檢測器被配置成相對于提取的時(shí)鐘信號生成所述受控振蕩器的 第一相位誤差； 第二模塊，所述第二模塊被配置成相對于所述主時(shí)鐘生成歸因于所述受控振蕩器的漂 移的第二相位誤差； 第二低通濾波器，所述第二低通濾波器用于對所述第二相位誤差進(jìn)行濾波，所述第二 低通濾波器具有比所述第一低通濾波器小的截止頻率；以及 加法器，所述加法器被配置成將所述第一和第二相位誤差相加； 其中所述受控振蕩器被配置成生成取決于所述第一和第二相位誤差之和的輸出。26. 如權(quán)利要求25所述的本地時(shí)鐘生成器，其特征在于，所述第二模塊被配置成從通過 所述同步分組通信網(wǎng)絡(luò)從所述主時(shí)鐘中接收的同步定時(shí)分組中生成所述第二相位誤差。27. 如權(quán)利要求25或26所述的本地時(shí)鐘生成器，其特征在于，所述第一低通濾波器的截 止頻率位于〇. 1到1.0 Hz的范圍內(nèi)，并且所述第二低通的截止頻率位于O. OOlHz到O. IHz的范 圍內(nèi)，并且所述第一和第二低通濾波器的帶寬之比為至少10:1.28. 如權(quán)利要求23到27中的任一項(xiàng)所述的本地時(shí)鐘生成器，其特征在于，進(jìn)一步包括被 配置成在所述第一相位誤差達(dá)到預(yù)定閾值時(shí)，從所述第一相位誤差中減去所述閾值并將所 述閾值加到所述第二相位誤差以防止溢出條件的模塊。29. 如權(quán)利要求25到28中的任一項(xiàng)所述的本地時(shí)鐘生成器，其特征在于，所述鎖相環(huán)是 數(shù)字鎖相環(huán)。30. 如權(quán)利要求25所述的本地時(shí)鐘生成器，其特征在于，所述第一模塊是以太網(wǎng)物理層 設(shè)備，并且其中所述第二模塊包括IEEE 1558處理器。31. 如權(quán)利要求25所述的本地時(shí)鐘生成器，其特征在于，所述主時(shí)鐘是遠(yuǎn)程高度穩(wěn)定振 蕩器。
【文檔編號】H03L7/099GK105960759SQ201580006782
【公開日】2016年9月21日
【申請日】2015年1月14日
【發(fā)明人】S·米利耶維奇
【申請人】美高森美半導(dǎo)體無限責(zé)任公司