一種基于憶阻器與mos管的異或門邏輯電路及其實(shí)現(xiàn)方法
【專利摘要】本發(fā)明涉及一種基于憶阻器與MOS管的異或門邏輯電路，包括第一憶阻器M1與第二憶阻器M2，第一憶阻器M1的負(fù)端作為第一輸入端V1與第一PMOS管P1的源極連接，第二憶阻器M2的負(fù)端作為第二輸入端V2與第二PMOS管P2的源極連接；還包括第一NMOS管N1與第二NMOS管N2，第一憶阻器M1的正端、第二憶阻器M2的正端、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1與第二NMOS管N2的柵極互相連接；第一PMOS管P1、第二PMOS管P2、第一NMOS管N1與第二NMOS管N2的漏極互相連接并作為輸出端Vout，第一NMOS管N1的源極與第二NMOS管N2的源極互相連接且接地；本發(fā)明還涉及一種基于憶阻器與MOS管的異或門邏輯電路的實(shí)現(xiàn)方法。本發(fā)明為憶阻器在邏輯運(yùn)算中可發(fā)揮的作用提供了一種新的思路。
【專利說明】
一種基于憶阻器與MOS管的異或門邏輯電路及其實(shí)現(xiàn)方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種基于憶阻器與M0S管的異或門邏輯電路及其實(shí)現(xiàn)方法。
【背景技術(shù)】
[0002] 異或門（X0R)是數(shù)字電路中的一種基本邏輯電路。當(dāng)輸入不同時(shí)，輸出為高電平； 當(dāng)輸入相同時(shí)，輸出低電平。異或門邏輯電路在數(shù)字系統(tǒng)中與其它邏輯相結(jié)合，共同完成復(fù) 雜的邏輯運(yùn)算功能，如利用異或、與非、或非組合完成某種編解碼功能等。傳統(tǒng)的異或門邏 輯電路主要由多個(gè)M0S管組合而成，面積較大。同時(shí)，隨著摩爾定律即將終結(jié)，M0S管尺寸很 難再減小，傳統(tǒng)CMOS邏輯電路的面積不能繼續(xù)相應(yīng)的變小。隨著新型微電子器件的出現(xiàn)，利 用新型納米級(jí)器件和傳統(tǒng)M0S器件結(jié)合研發(fā)高性能邏輯電路成為目前微電子技術(shù)發(fā)展的一 個(gè)重要研究方向。

【發(fā)明內(nèi)容】

[0003] 有鑒于此，本發(fā)明的目的在于提供一種基于憶阻器與M0S管的異或門邏輯電路及 其實(shí)現(xiàn)方法，為憶阻器在邏輯運(yùn)算中可發(fā)揮的作用提供了一種新的思路。
[0004] 為實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:一種基于憶阻器與M0S管的異或門邏 輯電路，其特征在于:包括第一憶阻器Ml與第二憶阻器M2，所述第一憶阻器Ml的負(fù)端作為第 一輸入端VI與第一 PM0S管P1的源極連接，所述第二憶阻器M2的負(fù)端作為第二輸入端V2與第 二PM0S管P2的源極連接;還包括第一匪0S管N1與第二NM0S管N2，第一憶阻器Ml的正端、第二 憶阻器M2的正端、第一 PM0S管P1的柵極、第二PM0S管P2的柵極、第一 NM0S管N1的柵極與第二 NM0S管N2的柵極互相連接;第一 PM0S管P1的漏極、第二PM0S管P2的漏極、第一 NM0S管N1的漏 極與第二匪0S管N2的漏極互相連接并作為輸出端Vout，所述第一匪0S管N1的源極與第二 NM0S管N2的源極互相連接且接地。
[0005] -種基于憶阻器與M0S管的異或門邏輯電路的實(shí)現(xiàn)方法，其特征在于：
[0006] 當(dāng)?shù)谝惠斎攵薞I為高電平，第二輸入端V2為低電平時(shí)，產(chǎn)生的電流反向流過所述 第一憶阻器Ml，正向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸增大至關(guān)斷 狀態(tài)時(shí)電阻Roff，第二憶阻器M2的電阻逐漸減小至開啟狀態(tài)時(shí)電阻Ron，第一憶阻器Ml與第 二憶阻器M2的正端電壓V3為低電平，第一 PM0S管P1導(dǎo)通，第一匪0S管N1、第二NM0S管N2與第 二PM0S管P2截止，輸出端Vout為高電平；
[0007] 當(dāng)?shù)谝惠斎攵薞I為低電平，第二輸入端V2為高電平時(shí)，產(chǎn)生的電流正向流過所述 第一憶阻器Ml，反向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸減小至開啟 狀態(tài)時(shí)電阻Ron，第二憶阻器M2的電阻逐漸增大至關(guān)斷狀態(tài)時(shí)電阻Roff，第一憶阻器Ml與第 二憶阻器M2的正端電壓V3為低電平，第二PM0S管P2導(dǎo)通，第一匪0S管N1、第二NM0S管N2與第 一 PM0S管P1截止，輸出端Vout為高電平；
[0008] 當(dāng)?shù)谝惠斎攵薞I與第二輸入端V2同為高電平時(shí)，無電流流過所述第一憶阻器Ml與 第二憶阻器M2，第一 NM0S管N1與第二匪0S管N2導(dǎo)通，第一 PM0S管P1與第二PM0S管P2截止，輸 出端Vout為低電平；
[0009 ] 當(dāng)?shù)谝惠斎攵薞I與第二輸入端V2同為低電平時(shí)，第一 NM0S管N1、第二NM0S管N2、第 一PM0S管P1與第二PM0S管P2均截止，輸出端Vout為低電平。
[0010] 進(jìn)一步的，所述第一憶阻器Ml與第二憶阻器M2的正端電壓V3為
[0011]
[0012] 其中，V3為第一憶阻器Ml與第二憶阻器M2的正端電壓，Ron為第一憶阻器Ml與第二 憶阻器M2開啟狀態(tài)時(shí)電阻，Roff為第一憶阻器Ml與第二憶阻器M2關(guān)斷狀態(tài)時(shí)電阻。
[0013] 進(jìn)一步的，所述第一憶阻器Ml與第二憶阻器M2的阻值計(jì)算如下：
[0014] x(t)=/ki(t)f(x)dt
[0015]
[0016] Rmem(t) = RonX+Rof f ( 1~X )
[0017] 其中，i (t)為t時(shí)刻流過憶阻器的電流；f (x)為窗函數(shù);Uv為摻雜物即憶阻器中 Ti02-n的迀移率;UPRoff分別為憶阻器在開啟狀態(tài)即氧化物全為Ti0 2-n和關(guān)斷狀態(tài)即氧化 物全為Ti02時(shí)的電阻;D為憶阻器中摻雜層Ti0 2-n與非摻雜層Ti02的總厚度;x(t)為t時(shí)刻憶 阻器中摻雜區(qū)與非摻雜區(qū)邊界的位置。
[0018] 本發(fā)明與現(xiàn)有技術(shù)相比具有以下有益效果:本發(fā)明利用憶阻器的阻變規(guī)律，結(jié)合 M0S管搭建電路成功實(shí)現(xiàn)了異或邏輯功能;本發(fā)明的異或邏輯電路與傳統(tǒng)M0S管異或邏輯電 路相比，具有電路簡單、面積小、功耗低等優(yōu)點(diǎn)。本發(fā)明為憶阻器在邏輯運(yùn)算中可發(fā)揮的作 用提供了 一種新的思路，想法新穎，思路可行。
【附圖說明】
[0019] 圖1是憶阻器模型示意圖。
[0020] 圖2是憶阻器模型的阻值變化曲線圖。
[0021]圖3是本發(fā)明的異或邏輯電路圖。
[0022]圖4是本發(fā)明一實(shí)施例的異或邏輯仿真驗(yàn)證圖。
【具體實(shí)施方式】
[0023]下面結(jié)合附圖及實(shí)施例對(duì)本發(fā)明做進(jìn)一步說明。
[0024] 憶阻器某時(shí)刻的電阻與之前流過的電流有關(guān)，內(nèi)部結(jié)構(gòu)表現(xiàn)為摻雜區(qū)與非摻雜區(qū) 的比例決定當(dāng)前的阻值，具體的阻值計(jì)算公式如下：
[0025]
[0026]
[0027]其中，Rmem為憶阻器的阻值，X為t時(shí)刻憶阻器中摻雜區(qū)與非摻雜區(qū)邊界的位置，如 圖1所示，w為摻雜層即憶阻器中摻雜層Ti02-n的厚度，D為憶阻器中摻雜層Ti02-J^_摻雜層 Ti0 2的總厚度，UPRoff分別為憶阻器在開啟狀態(tài)即氧化物全為摻雜物Ti02-n和關(guān)斷狀態(tài)即 氧化物全為非摻雜物Ti0 2時(shí)的電阻。
[0028] 憶阻器中摻雜層與非摻雜層的邊界移動(dòng)速度與流過的電流亦有關(guān)系，因此可另表 示為：
[0029] x(t)=/ki(t)f(x)dt
[0030]
[0031] 其中：i (t)為t時(shí)刻流過憶阻器的電流;f (X)為窗函數(shù);uv為摻雜物即憶阻器中摻 雜物Ti〇2-n的迀移率。
[0032] 憶阻器的記憶性通過T i 02與T i 02-n之間的轉(zhuǎn)換體現(xiàn)出來。在當(dāng)電流正向流過憶阻 器時(shí)，氧原子由Ti〇2-n層漂移至Ti〇2層，使得一定厚度的Ti〇 2變化為Ti〇2-n。在這樣的變化下， 憶阻器的導(dǎo)電性不斷增強(qiáng)，電阻隨之減小。當(dāng)電流負(fù)向流經(jīng)憶阻器時(shí)，氧原子由Ti〇 2漂移至 Ti〇2-n，一定厚度的Ti〇2- n變化為Ti〇2,憶阻器的導(dǎo)電性不斷減弱，電阻也隨之增大。憶阻器 的阻值變化特性請(qǐng)參照?qǐng)D2,給憶阻器正端施加一激勵(lì)Vin = 5sin(10t)(單位:V)，圖中分別 顯示了激勵(lì)、流經(jīng)憶阻器的電流、憶阻器電阻三個(gè)變量的變化過程。
[0033]請(qǐng)參照?qǐng)D3,本發(fā)明提供一種基于憶阻器與M0S管的異或門邏輯電路:包括第一憶 阻器Ml與第二憶阻器M2,所述第一憶阻器Ml的負(fù)端作為第一輸入端VI與第一 PM0S管P1的源 極連接，所述第二憶阻器M2的負(fù)端作為第二輸入端V2與第二PM0S管P2的源極連接;還包括 第一 NM0S管N1與第二NM0S管N2,第一憶阻器Ml的正端、第二憶阻器M2的正端、第一 PM0S管P1 的柵極、第二PM0S管P2的柵極、第一 NM0S管N1的柵極與第二NM0S管N2的柵極互相連接，即圖 中的V3端;第一 PM0S管P1的漏極、第二PM0S管P2的漏極、第一 NM0S管N1的漏極與第二NM0S管 N2的漏極互相連接并作為輸出端Vout，所述第一 NM0S管N1的源極與第二NM0S管N2的源極互 相連接且接地。
[0034]本發(fā)明還提供一種基于憶阻器與M0S管的異或門邏輯電路的實(shí)現(xiàn)方法：
[0035]當(dāng)?shù)谝惠斎攵薞I為高電平，第二輸入端V2為低電平時(shí)，產(chǎn)生的電流反向流過所述 第一憶阻器Ml，正向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸增大至關(guān)斷 狀態(tài)時(shí)電阻Roff，第二憶阻器M2的電阻逐漸減小至開啟狀態(tài)時(shí)電阻Ron，第一憶阻器Ml與第 二憶阻器M2的正端電壓V3為低電平，第一 PM0S管P1導(dǎo)通，第一匪0S管N1、第二NM0S管N2與第 二PM0S管P2截止，輸出端Vout為高電平；
[0036]當(dāng)?shù)谝惠斎攵薞I為低電平，第二輸入端V2為高電平時(shí)，產(chǎn)生的電流正向流過所述 第一憶阻器Ml，反向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸減小至開啟 狀態(tài)時(shí)電阻Ron，第二憶阻器M2的電阻逐漸增大至關(guān)斷狀態(tài)時(shí)電阻Roff，第一憶阻器Ml與第 二憶阻器M2的正端電壓V3為低電平，第二PM0S管P2導(dǎo)通，第一匪0S管N1、第二NM0S管N2與第 一 PM0S管P1截止，輸出端Vout為高電平；
[0037]當(dāng)?shù)谝惠斎攵薞I與第二輸入端V2同為高電平時(shí)，無電流流過所述第一憶阻器Ml與 第二憶阻器M2，第一 NM0S管N1與第二匪0S管N2導(dǎo)通，第一 PM0S管P1與第二PM0S管P2截止，輸 出端Vout為低電平；
[0038] 當(dāng)?shù)谝惠斎攵薞I與第二輸入端V2同為低電平時(shí)，第一 NM0S管N1、第二NM0S管N2、第 一PM0S管P1與第二PM0S管P2均截止，輸出端Vout為低電平。
[0039] 進(jìn)一步的，所述第一憶阻器Ml與第二憶阻器M2的正端電壓V3為
[0040]
[0041 ] 其中，V3為第一憶阻器Ml與第二憶阻器M2的正端電壓，Ron為第一憶阻器Ml與第二 憶阻器M2開啟狀態(tài)時(shí)電阻，Roff為第一憶阻器Ml與第二憶阻器M2關(guān)斷狀態(tài)時(shí)電阻。
[0042]為進(jìn)一步證明電路實(shí)現(xiàn)邏輯異或的正確性，本發(fā)明輸入了兩個(gè)脈沖波形仿真驗(yàn)證 了電路實(shí)現(xiàn)異或邏輯的功能，波形變化如圖4所示，第一輸入端VI、第二輸入端V2均為Vpp = 5V，T= 100ms、占空比50%的方波，從圖中可以看出，當(dāng)?shù)谝惠斎攵薞I、第二輸入端V2電平相 同時(shí)，輸出Vout為低電平，當(dāng)?shù)谝惠斎攵薞I、第二輸入端V2電平不同時(shí)，輸出Vout為高電平， 電路實(shí)現(xiàn)異或邏輯。本發(fā)明的邏輯電路的輸出轉(zhuǎn)換速度與憶阻器離子迀移率和氧化層厚度 有關(guān)，離子迀移率越大、氧化層厚度越小，轉(zhuǎn)換速度越大。
[0043] 下表1所示為各器件的工作狀態(tài)與輸入結(jié)果：
[0044]
[0045] 下表2所示為本實(shí)施仿真參數(shù)：
[0046]
[0047] 以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請(qǐng)專利范圍所做的均等變化與 修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
【主權(quán)項(xiàng)】
1. 一種基于憶阻器與MOS管的異或門邏輯電路，其特征在于:包括第一憶阻器Ml與第二 憶阻器M2,所述第一憶阻器Ml的負(fù)端作為第一輸入端Vl與第一 PMOS管Pl的源極連接，所述 第二憶阻器M2的負(fù)端作為第二輸入端V2與第二PMOS管P2的源極連接;還包括第一 NMOS管Nl 與第二NMOS管N2，第一憶阻器Ml的正端、第二憶阻器M2的正端、第一PMOS管Pl的柵極、第二 PMOS管P2的柵極、第一匪OS管Nl的柵極與第二NMOS管N2的柵極互相連接;第一PMOS管Pl的 漏極、第二PMOS管P2的漏極、第一 NMOS管Nl的漏極與第二NMOS管N2的漏極互相連接并作為 輸出端Vout，所述第一 NMOS管Nl的源極與第二NMOS管N2的源極互相連接且接地。2. -種根據(jù)權(quán)利要求1所述的基于憶阻器與MOS管的異或門邏輯電路的實(shí)現(xiàn)方法，其特 征在于： 當(dāng)?shù)谝惠斎攵薞l為高電平，第二輸入端V2為低電平時(shí)，產(chǎn)生的電流反向流過所述第一 憶阻器Ml，正向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸增大至關(guān)斷狀態(tài) 時(shí)電阻Rof f，第二憶阻器M2的電阻逐漸減小至開啟狀態(tài)時(shí)電阻Ron，第一憶阻器Ml與第二憶 阻器M2的正端電壓V3為低電平，第一PMOS管Pl導(dǎo)通，第一匪OS管Nl、第二匪OS管N2與第二 PMOS管P2截止，輸出端Vout為高電平； 當(dāng)?shù)谝惠斎攵薞l為低電平，第二輸入端V2為高電平時(shí)，產(chǎn)生的電流正向流過所述第一 憶阻器Ml，反向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸減小至開啟狀態(tài) 時(shí)電阻Ron，第二憶阻器M2的電阻逐漸增大至關(guān)斷狀態(tài)時(shí)電阻Rof f，第一憶阻器Ml與第二憶 阻器M2的正端電壓V3為低電平，第二PMOS管P2導(dǎo)通，第一匪OS管Nl、第二匪OS管N2與第一 PMOS管Pl截止，輸出端Vout為高電平； 當(dāng)?shù)谝惠斎攵薞l與第二輸入端V2同為高電平時(shí)，無電流流過所述第一憶阻器Ml與第二 憶阻器M2，第一NMOS管Nl與第二NMOS管N2導(dǎo)通，第一PMOS管P1與第二PMOS管P2截止，輸出端 Vout為低電平； 當(dāng)?shù)谝惠斎攵薞l與第二輸入端V2同為低電平時(shí)，第一匪OS管Nl、第二NMOS管N2、第一 PMOS管Pl與第二PMOS管P2均截止，輸出端Vout為低電平。3. 根據(jù)權(quán)利要求2所述的基于憶阻器與MOS管的異或門邏輯電路的實(shí)現(xiàn)方法，其特征在 于:所述第一憶阻器Ml與第二憶阻器M2的正端電壓V3為其中，V3為第一憶阻器Ml與第二憶阻器M2的正端電壓，Ron為第一憶阻器Ml與第二憶阻 器M2開啟狀態(tài)時(shí)電阻，Roff為第一憶阻器Ml與第二憶阻器M2關(guān)斷狀態(tài)時(shí)電阻。4. 根據(jù)權(quán)利要求2所述的基于憶阻器與MOS管的異或門邏輯電路的實(shí)現(xiàn)方法，其特征在 于:所述第一憶阻器Ml與第二憶阻器M2的阻值計(jì)算如下： x(t) = /ki (t)f (x)dt Rmem (t ) 一 RonX+Rof f ( I _X )其中，i⑴為t時(shí)刻流過憶阻器的電流;f(x)為窗函數(shù);Uv為摻雜物即憶阻器中Ti02- n的 迀移率;Rcir^PRciff分別為憶阻器在開啟狀態(tài)即氧化物全為Ti02- n和關(guān)斷狀態(tài)即氧化物全為 TiO2時(shí)的電阻;D為氧化物的總厚度;x(t)為t時(shí)刻憶阻器中摻雜區(qū)與非摻雜區(qū)邊界的位置。
【文檔編號(hào)】H03K19/21GK105897254SQ201610325873
【公開日】2016年8月24日
【申請(qǐng)日】2016年5月17日
【發(fā)明人】魏榕山, 李睿, 王玨
【申請(qǐng)人】福州大學(xué)