專利名稱：一種低功耗異或/同或門電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種異或/同或門電路，尤其是涉及ー種低功耗異或/同或門電路。
背景技術(shù)：
CMOS電路的功耗已經(jīng)成為當(dāng)前集成電路設(shè)計領(lǐng)域所面臨的最大挑戰(zhàn)之一。近年來隨著芯片エ藝技術(shù)的快速發(fā)展，芯片的特征尺寸進(jìn)入納米級。電路工作速度的不斷提高和規(guī)模的持續(xù)增大以及漏功耗的指數(shù)增長，導(dǎo)致芯片功耗急劇增大，減小芯片功耗已成為急需解決的關(guān)鍵技術(shù)問題。芯片的功耗急劇增大會引起諸多問題。芯片的功耗增大所引起的升溫會使芯片上的元器件的可靠性下降，從而導(dǎo)致芯片的穩(wěn)定性降低，同時也會給芯片的封裝和散熱帶來問題。芯片的功耗增大還會帶來能源浪費(fèi)與環(huán)保的問題。隨著集成電路設(shè)計技術(shù)和エ藝技術(shù)的快速發(fā)展，集成電路芯片的規(guī)模和復(fù)雜度呈指數(shù)上升，集成電路設(shè)計技術(shù)由晶體管級、邏輯單元級設(shè)計進(jìn)入到了專用集成電路(Application Specific Integrated Circuit,簡稱ASIC)設(shè)計的時代。ASIC是面向特定用戶需求的集成電路，與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強(qiáng)、成本降低等優(yōu)點。數(shù)字ASIC設(shè)計以半定制設(shè)計為主。數(shù)字ASIC的半定制設(shè)計方法可分為基于門陣列、基于標(biāo)準(zhǔn)単元和基于PLD三種方法。其中基于標(biāo)準(zhǔn)単元的ASIC又稱為CBIC (Cell based 1C)，其設(shè)計方法是采用預(yù)先設(shè)計好的標(biāo)準(zhǔn)單元，例如各種門電路、觸發(fā)器、時鐘發(fā)生器等，并按照某種既定的規(guī)則排列，然后根據(jù)電路的功能和要求將所需單元連接成ASIC。其中，異或門是應(yīng)用很廣泛的門電路之一，對其進(jìn)行低功耗的設(shè)計具有重要的意義。圖I為SMIC發(fā)布的130nmエ藝下的異或門電路示意圖。如圖2所示，該異或門電路由四個反相器和兩個傳輸門組成，該電路中所有的PMOS管和NMOS管均為130nm標(biāo)準(zhǔn)エ藝下最小溝道長度的晶體管，但由于該異或門電路采用了多個反相器，導(dǎo)致電路的晶體管數(shù)量增加，從而引起電路功耗的増大。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種低功耗異或/同或門電路，在保證具有正確的邏輯功能的前提下，可有效降低電路的功耗。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為ー種低功耗異或/同或門電路，包括輸入反相器模塊、互補(bǔ)傳輸管邏輯模塊和差分串聯(lián)電壓開關(guān)邏輯模塊，所述的輸入反相器模塊包括第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管，所述的互補(bǔ)傳輸管邏輯模塊包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述的差分串聯(lián)電壓開關(guān)邏輯模塊包括第三PMOS管和第四PMOS管，所述的第一 PMOS管的源極、所述的第二 PMOS管的源極、所述的第三PMOS管的源極及所述的第四PMOS管的源極均與電源正端相連接，所述的第一 NMOS管的源極和所述的第二 NMOS管的源極均接地，所述的第一 PMOS管的柵極、所述的第一 NMOS管的柵極、所述的第四NMOS管的源極及所述的第六NMOS管的源極均與第一信號輸入端相連接，所述的第二 PMOS管的柵極、所述的第二 NMOS管的柵極、所述的第三NMOS管的柵極及所述的第六NMOS管的柵極均與第二信號輸入端相連接，所述的第一 PMOS管的漏極、所述的第一 NMOS管的漏極、所述的第三NMOS管的源極及所述的第五NMOS管的源極四者相連接，所述的第二 PMOS管的漏極、所述的第二 NMOS管的漏極、所述的第四NMOS管的柵極及所述的第五NMOS管的柵極四者相連接，所述的第三NMOS管的漏極、所述的第四NMOS管的漏極、所述的第三PMOS管的漏極及所述的第四PMOS管的柵極均與第一信號輸出端相連接，所述的第五NMOS管的漏極、所述的第六NMOS管的漏極、所述的第四PMOS管的漏極及所述的第三PMOS管的柵極均與第二信號輸出端相連接。所述的第一 PMOS管的溝道長度、所述的第二 PMOS管的溝道長度、所述的第三PMOS管的溝道長度、所述的第四PMOS管的溝道長度、所述的第一 NMOS管的溝道長度、所述的第ニ NMOS管的溝道長度、所述的第三NMOS管的溝道長度、所述的第四NMOS管的溝道長度、所述的第五NMOS管的溝道長度及所述的第六NMOS管的溝道長度均為標(biāo)準(zhǔn)エ藝下最小溝道長度的I. 02^1. 07倍，適度增長晶體管的溝道長度可有效地降低電路的靜態(tài)功耗，從而進(jìn)ー步降低了電路的功耗。 所述的電源正端的工作電壓值為標(biāo)準(zhǔn)電壓值的O. 67、. 75倍，將近閾值技術(shù)運(yùn)用到本發(fā)明的電路中，使電路在低工作電壓下亦能正常運(yùn)行，實驗表明本發(fā)明的電路適合采用近閾值技術(shù)，從而進(jìn)ー步降低了電路的功耗。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于在不影響電路性能的情況下，電路的晶體管數(shù)量少，有效地降低了電路的功耗，且本發(fā)明的電路不僅具有異或的邏輯功能同時還具有同或的邏輯功能。


圖I為SMIC130nmエ藝發(fā)布的標(biāo)準(zhǔn)單元異或門電路的示意圖；圖2為SMIC130nmエ藝發(fā)布的標(biāo)準(zhǔn)單元異或門電路的結(jié)構(gòu)圖；圖3為本發(fā)明的異或/同或門電路的示意圖；圖4為本發(fā)明的異或/同或門電路的結(jié)構(gòu)圖；圖5為本發(fā)明的異或/同或門電路基于SMIC130nm標(biāo)準(zhǔn)エ藝下在標(biāo)準(zhǔn)工作電壓下晶體管的溝道長度為133nm時的仿真波形圖；圖6為本發(fā)明的異或/同或門電路基于SMIC130nm標(biāo)準(zhǔn)エ藝下在標(biāo)準(zhǔn)工作電壓下晶體管的溝道長度為135nm時的仿真波形圖；圖7為本發(fā)明的異或/同或門電路基于SMIC130nm標(biāo)準(zhǔn)エ藝下在標(biāo)準(zhǔn)工作電壓下晶體管的溝道長度為139nm時的仿真波形圖；圖8為本發(fā)明的異或/同或門電路基于SMIC130nm標(biāo)準(zhǔn)エ藝下工作電壓為O. 8V時的仿真波形圖；圖9為本發(fā)明的異或/同或門電路基于SMIC130nm標(biāo)準(zhǔn)エ藝下工作電壓為O. 85V時的仿真波形圖；圖10為本發(fā)明的異或/同或門電路基于SMIC130nm標(biāo)準(zhǔn)エ藝下工作電壓為O. 9V時的仿真波形圖；圖11為本發(fā)明的異或/同或門電路基于SMIC130nm標(biāo)準(zhǔn)エ藝與SMIC130nmエ藝發(fā)布的標(biāo)準(zhǔn)單元異或門電路在不同電壓下的能耗比較圖；圖12為本發(fā)明的異或/同或門電路基于SMIC130nm標(biāo)準(zhǔn)エ藝與SMIC130nmエ藝發(fā)布的標(biāo)準(zhǔn)單元異或門電路在不同電壓下的延時比較圖；圖13為本發(fā)明的異或/同或門電路基于SMIC130nm標(biāo)準(zhǔn)エ藝與SMIC130nmエ藝發(fā)布的標(biāo)準(zhǔn)單元異或門電路在不同電壓下的能量延時積比較圖。
具體實施例方式以下結(jié)合附圖實施例對本發(fā)明作進(jìn)ー步詳細(xì)描述。實施例一如圖所不，ー種低功耗異或/同或門電路，包括輸入反相器模塊I、互補(bǔ)傳輸管邏輯模塊2和差分串聯(lián)電壓開關(guān)邏輯模塊3,輸入反相器模塊I包括第一 PMOS管Pl、第一 NMOS管NI、第二 PMOS管P2和第二 NMOS管N2，互補(bǔ)傳輸管邏輯模塊2包括第三NMOS 管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，差分串聯(lián)電壓開關(guān)邏輯模塊3包括第三PMOS管P3和第四PMOS管P4，第一 PMOS管Pl的源極、第二 PMOS管P2的源極、第三PMOS管P3的源極及第四PMOS管P4的源極均與電源正端Vdd相連接，第一 NMOS管NI的源極和第二 NMOS管N2的源極均接地Vss，第一 PMOS管Pl的柵極、第一 NMOS管NI的柵極、第四NMOS管N4的源極及第六NMOS管N6的源極均與第一信號輸入端A相連接，第二 PMOS管P2的柵極、第二 NMOS管N2的柵極、第三NMOS管N3的柵極及第六NMOS管N6的柵極均與第ニ信號輸入端B相連接，第一 PMOS管Pl的漏極、第一 NMOS管NI的漏極、第三NMOS管N3的源極及第五NMOS管N5的源極四者相連接，第二 PMOS管P2的漏極、第二 NMOS管N2的漏極、第四NMOS管N4的柵極及第五NMOS管N5的柵極四者相連接，第三NMOS管N3的漏極、第四NMOS管N4的漏極、第三PMOS管P3的漏極及第四PMOS管P4的柵極均與第一信號輸出端X相連接，第五NMOS管N5的漏極、第六NMOS管N6的漏極、第四PMOS管P4的漏極及第三PMOS管P3的柵極均與第二信號輸出端Xb相連接，在SMIC130nm標(biāo)準(zhǔn)エ藝下，第一 PMOS管Pl的溝道長度、第二 PMOS管P2的溝道長度、第三PMOS管P3的溝道長度、第四PMOS管P4的溝道長度、第一 NMOS管NI的溝道長度、第二 NMOS管N2的溝道長度、第三NMOS管N3的溝道長度、第四NMOS管N4的溝道長度、第五NMOS管N5的溝道長度及第六NMOS管N6的溝道長度均為133nm。實施例ニ 其他部分與實施例一相同，其不同之處在于在SMIC130nm標(biāo)準(zhǔn)エ藝下，第一 PMOS管Pl的溝道長度、第二 PMOS管P2的溝道長度、第三PMOS管P3的溝道長度、第四PMOS管P4的溝道長度、第一 NMOS管NI的溝道長度、第二 NMOS管N2的溝道長度、第三NMOS管N3的溝道長度、第四NMOS管N4的溝道長度、第五NMOS管N5的溝道長度及第六NMOS管N6的溝道長度均為135nm。實施例三其他部分與實施例一相同，其不同之處在于在SMIC130nm標(biāo)準(zhǔn)エ藝下，第一 PMOS管Pl的溝道長度、第二 PMOS管P2的溝道長度、第三PMOS管P3的溝道長度、第四PMOS管P4的溝道長度、第一 NMOS管NI的溝道長度、第二 NMOS管N2的溝道長度、第三NMOS管N3的溝道長度、第四NMOS管N4的溝道長度、第五NMOS管N5的溝道長度及第六NMOS管N6的溝道長度均為139nm。為了比較本發(fā)明的異或/同或門電路相對于SMIC130nmエ藝發(fā)布的標(biāo)準(zhǔn)單元異或門電路的性能特點，在SMIC130nm的標(biāo)準(zhǔn)エ藝下，使用電路仿真工具HSPICE對兩種電路結(jié)構(gòu)進(jìn)行了仿真比較分析，其中電路使用標(biāo)準(zhǔn)工作電壓I. 2V，時鐘頻率100MHz。由圖5 圖7的仿真波形圖可見，實施例一、實施例ニ、實施例三所述的本發(fā)明的異或/同或門電路具有正確的邏輯功能。表I實施例一與SMIC130nmエ藝發(fā)布的標(biāo)準(zhǔn)單元異或門電路的性能比較
權(quán)利要求
1.一種低功耗異或/同或門電路，其特征在于包括輸入反相器模塊、互補(bǔ)傳輸管邏輯模塊和差分串聯(lián)電壓開關(guān)邏輯模塊，所述的輸入反相器模塊包括第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管，所述的互補(bǔ)傳輸管邏輯模塊包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述的差分串聯(lián)電壓開關(guān)邏輯模塊包括第三PMOS管和第四PMOS管，所述的第一 PMOS管的源極、所述的第二 PMOS管的源極、所述的第三PMOS管的源極及所述的第四PMOS管的源極均與電源正端相連接，所述的第一 NMOS管的源極和所述的第二 NMOS管的源極均接地，所述的第一 PMOS管的柵極、所述的第一 NMOS管的柵極、所述的第四NMOS管的源極及所述的第六NMOS管的源極均與第一信號輸入端相連接，所述的第二PMOS管的柵極、所述的第二 NMOS管的柵極、所述的第三NMOS管的柵極及所述的第六NMOS管的柵極均與第二信號輸入端相連接，所述的第一 PMOS管的漏極、所述的第一 NMOS管的漏極、所述的第三NMOS管的源極及所述的第五NMOS管的源極四者相連接，所述的第二 PMOS管的漏極、所述的第二 NMOS管的漏極、所述的第四NMOS管的柵極及所述的第五NMOS管的柵極四者相連接，所述的第三NMOS管的漏極、所述的第四NMOS管的漏極、所述的第三PMOS管的漏極及所述的第四PMOS管的柵極均與第一信號輸出端相連接，所述的第五NMOS管的漏極、所述的第六NMOS管的漏極、所述的第四PMOS管的漏極及所述的第三PMOS管的柵極均與第二信號輸出端相連接。
2.根據(jù)權(quán)利要求I所述的一種低功耗異或/同或門電路，其特征在于所述的第一PMOS管的溝道長度、所述的第二 PMOS管的溝道長度、所述的第三PMOS管的溝道長度、所述的第四PMOS管的溝道長度、所述的第一 NMOS管的溝道長度、所述的第二 NMOS管的溝道長度、所述的第三NMOS管的溝道長度、所述的第四NMOS管的溝道長度、所述的第五NMOS管的溝道長度及所述的第六NMOS管的溝道長度均為標(biāo)準(zhǔn)工藝下最小溝道長度的I. 02^1. 07倍。
3.根據(jù)權(quán)利要求I所述的一種低功耗異或/同或門電路，其特征在于所述的電源正端的工作電壓值為標(biāo)準(zhǔn)電壓值的O. 67、. 75倍。
全文摘要
本發(fā)明公開了一種低功耗異或/同或門電路，特點是包括輸入反相器模塊、互補(bǔ)傳輸管邏輯模塊和差分串聯(lián)電壓開關(guān)邏輯模塊，輸入反相器模塊與互補(bǔ)傳輸管邏輯模塊相連接，互補(bǔ)傳輸管邏輯模塊和差分串聯(lián)電壓開關(guān)邏輯模塊相連接；優(yōu)點是在不影響電路性能的情況下，電路的晶體管數(shù)量少，有效地降低了電路的功耗，且本發(fā)明的電路不僅具有異或的邏輯功能同時還具有同或的邏輯功能。
文檔編號H03K19/20GK102857217SQ20121033339
公開日2013年1月2日 申請日期2012年9月11日 優(yōu)先權(quán)日2012年9月11日
發(fā)明者胡建平, 陳金丹, 楊丹 申請人:寧波大學(xué)