一種混合型puf電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種PUF電路，尤其是涉及一種混合型PUF電路。
【背景技術(shù)】
[0002] 物理不可克隆函數(shù)電路（PUF)利用芯片制造過(guò)程不可控的隨機(jī)性變化，生成低成 本的密鑰信息，將其應(yīng)用于IC身份驗(yàn)證中，來(lái)防止克隆、模仿和偽造電路等。在實(shí)際的加密 技術(shù)中，PUF電路通過(guò)提取芯片的紋理特征生成無(wú)限多個(gè)特有的密鑰信息，可用于器件的身 份驗(yàn)證和安全應(yīng)用程序，能夠提高系統(tǒng)安全性和可靠性，已被廣泛應(yīng)用于安全領(lǐng)域和防偽 芯片。此外，單個(gè)PUF電路的數(shù)據(jù)必須易于提取，即使已知它的電路結(jié)構(gòu)和制造過(guò)程，也無(wú) 法復(fù)制出相同的輸出數(shù)據(jù)。電路行為級(jí)的偏差包括制造過(guò)程偏差和電路參數(shù)（例如，延遲、 閾值電壓、電阻值和電流），利用這些偏差的變化構(gòu)造不同類型的PUF電路。Lim在CMOS電 路下提出基于金屬線和晶體管隨機(jī)延時(shí)的判決型PUF電路。Ying設(shè)計(jì)128位、I. 6pJ/bit、 穩(wěn)定性達(dá)96%的芯片識(shí)別PUF電路。Mathew設(shè)計(jì)一種采用內(nèi)置掃描鏈輸出基于電路時(shí)延 的物理不可克隆函數(shù)電路（DScanPUF)。Alvarez研究65納米工藝下不穩(wěn)定數(shù)據(jù)〈2 %，且單 位輸出能耗為15fJ的PUF電路。關(guān)于新型PUF電路的研究呈逐漸增長(zhǎng)的趨勢(shì)。
[0003] 目前，PUF電路經(jīng)常遇到的攻擊以模型攻擊和機(jī)器學(xué)習(xí)攻擊為主。如何應(yīng)對(duì)這些 攻擊來(lái)提高PUF電路的安全性是目前PUF電路重要的研究方向。眾所周知，上電初始值PUF 電路和判決型PUF電路由于其自身的優(yōu)勢(shì)，成為硅PUF電路中為使用最廣泛、最有效的PUF 類型。上電初始值PUF電路在應(yīng)對(duì)模型攻擊方面具有優(yōu)異的效果，但是應(yīng)對(duì)機(jī)器學(xué)習(xí)攻擊 的效果一般；而判決型PUF電路在應(yīng)對(duì)機(jī)器學(xué)習(xí)攻擊方面具有優(yōu)異的效果，但是應(yīng)對(duì)模型 攻擊方面的效果一般。究其原因，上述兩種PUF電路可靠性和隨機(jī)性都不太高，難以同時(shí)防 御模型攻擊和機(jī)器學(xué)習(xí)攻擊。
[0004] 鑒此，結(jié)合上電初始值PUF電路和判決型PUF電路來(lái)設(shè)計(jì)一種具有較高的可靠性 和隨機(jī)性的混合型PUF電路，由此提高PUF電路同時(shí)防御模型攻擊和機(jī)器學(xué)習(xí)攻擊的能力 具有重要意義。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種具有較高的可靠性和隨機(jī)性的混合型PUF 電路，該混合型PUF電路可以防御模型攻擊和機(jī)器學(xué)習(xí)攻擊的能力均較強(qiáng)。
[0006] 本發(fā)明解決上述技術(shù)問(wèn)題所采用的技術(shù)方案為：一種混合型PUF電路，包括基本 PUF電路和控制PUF電路，所述的基本PUF電路為判決型PUF電路；
[0007] 所述的基本PUF電路包括判決器和η位延遲電路，所述的判決器具有第一輸入端、 第二輸入端和輸出端，所述的延遲電路由兩個(gè)延遲電路單元組成，所述的延遲電路單元具 有第一輸入端、第二輸入端、輸出端和使能端，兩個(gè)延遲電路單元分別為第一延遲電路單元 和第二延遲電路單元，所述的延遲電路中第一延遲電路單元的第一輸入端和第二延遲電路 單元的第一輸入端連接且其連接端為所述的延遲電路的第一輸入端，所述的延遲電路中第 一延遲電路單元的第二輸入端和第二延遲電路單元的第二輸入端連接且其連接端為所述 的延遲電路的第二輸入端，所述的延遲電路中第一延遲電路單元的輸出端為所述的延遲電 路的第一輸出端，所述的延遲電路中第二延遲電路單元的輸出端為所述的延遲電路的第二 輸出端，η為大于等于2的整數(shù)；
[0008] 第m位延遲電路的第一輸出端和第m+1位延遲電路的第一輸入端連接，第m位延 遲電路的第二輸出端和第m+1位延遲電路的第二輸入端連接，第η位延遲電路的第一輸出 端與所述的判決器的第一輸入端連接，第η位延遲電路的第二輸出端與所述的判決器的第 二輸入端連接；m = 1，2，…，η-1 ;
[0009] 所述的控制PUF電路包括η位控制信號(hào)產(chǎn)生電路，第2k+l位控制信號(hào)產(chǎn)生電路為 寄存器，第2j位控制信號(hào)產(chǎn)生電路為上電初始值PUF電路，所述的寄存器用于存儲(chǔ)并輸出 外部輸入的控制信號(hào)；當(dāng)11為奇數(shù)時(shí)，1^ = 0，1，2，*"，（11-1)/2;」=1，2，*"，（11-1)/2;當(dāng) η為偶數(shù)時(shí)，k = 0，l，2，…，（n-2)/2;j = 1，2，一,11/2;第g位控制信號(hào)產(chǎn)生電路的輸出 端分別與第g位延遲電路中第一延遲電路單元的使能端和第二延遲電路單元的使能端連 接，g = 1，2，…，η ;
[0010] 第1位延遲電路的第一輸入端和第二輸入端連接且其連接端為所述的混合型PUF 電路的輸入端，所述的判決器的輸出端為所述的混合型PUF電路的輸出端。
[0011] 所述的上電初始值PUF電路包括第一 PMOS管、第二PMOS管、第三PMOS管、第四 PMOS管、第一 NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管 和第七NMOS管；
[0012] 所述的第一 PMOS管的源極、所述的第二PMOS管的源極、所述的第三PMOS管的源 極和所述的第四PMOS管的源極連接且其連接端接入電源；所述的第一 PMOS管的柵極和所 述的第四PMOS管的柵極連接且其連接端為所述的上電初始值PUF電路的復(fù)位端，所述的第 一 PMOS管的漏極、所述的第二PMOS管的漏極、所述的第三PMOS管的柵極、所述的第一 NMOS 管的漏極、所述的第三NMOS管的柵極、所述的第四NMOS管的柵極和所述的第六NMOS管的 漏極連接；
[0013] 所述的第六NMOS管的源極為所述的上電初始值PUF電路的輸入端，所述的第六 NMOS管的柵極和所述的第七NMOS管的柵極連接，所述的第一 NMOS管的源極和所述的第二 NMOS管的漏極連接，所述的第二NMOS管的源極、所述的第四NMOS管的源極和所述的第五 NMOS管的漏極連接，所述的第五NMOS管的源極接地，所述的第二PMOS管的柵極、所述的第 三PMOS管的漏極、所述的第四PMOS管的漏極、所述的第一 NMOS管的柵極、所述的第二NMOS 管的柵極、所述的第三NMOS管的漏極和所述的第七NMOS管的漏極連接，所述的第七NMOS 管的源極為所述的上電初始值PUF電路的輸出端，所述的第三NMOS管的源極和所述的第四 NMOS管的漏極連接，所述的第五NMOS管的柵極為所述的上電初始值PUF電路使能端。該上 電初始值電路采用PMOS雙端預(yù)充電技術(shù)，預(yù)充電速度快，同時(shí)其采用NMOS管堆疊方式，降 低電路的漏電流。
[0014] 所述的延遲電路單元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、 第九PMOS管、第十PMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第^^一 NMOS管、第 十二NMOS管、第十三NMOS管、第一反相器和第二反相器；
[0015] 所述的第五PMOS管的源極、所述的第七PMOS管的源極、所述的第八PMOS管的源 極和所述的第十PMOS管的源極連接且其連接端接入電源；
[0016] 所述的第五PMOS管的柵極和所述的第八NMOS管的柵極連接且其連接端為所述 的延遲電路單元的第一輸入端，所述的第八PMOS管的柵極和所述的第十一 NMOS管的柵極 連接且其連接端為所述的延遲電路單元的第二輸入端，所述的第五PMOS管的漏極、所述的 第八NMOS管的漏極、所述的第六PMOS管的漏極和所述的第九NMOS管的漏極連接，所述的 第六PMOS管的柵極和所述的第一反相器的輸出端連接，所述的第一反相器的輸入端和所 述的第九NMOS管的柵極連接，所述的第七PMOS管的漏極、所述的第十NMOS管的漏極、所述 的第十PMOS管的漏極和所述的第十三NMOS管的漏極連接且其連接端為所述的延遲電路 單元的輸出端，所述的第八NMOS管的源極和所述的第十NMOS管的源極均接地；所述的第 九NMOS管的源極和所述的第十NMOS管的柵極連接，所述的第六PMOS管的源極和所述的第 七PMOS管的柵極連接，所述的第八PMOS管的漏極、所述的第十一 NMOS管的漏極、所述的第 十二NMOS管的漏極和所述的第九PMOS管的漏極連接，所述的第十二NMOS管的柵極和所 述的第二反相器的輸入端連接，所述的第二反相器的輸出端和所述的第九PMOS管的柵極 連接，所述的第十二NMOS管的源極和所述的第十PMOS管的柵極連接，所述的第十三NMOS 管的柵極和所述的第九PMOS管的源極連接，所述的第十一 NMOS管的源極和所述的第十三 NMOS管的源極均接地。該延遲電路單元利用NMOS管和PMOS管的閾值損失，增加工藝偏差 對(duì)單級(jí)延遲電路的作用。
[0017] 所述的判決器包括第^^一 PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS 管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第十四 NMOS管、第十五NMOS管、第十六NMOS管、第十七NM