專(zhuān)利名稱：具有低噪聲特性的輸出緩沖電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括于一個(gè)半導(dǎo)體裝置中的輸出緩沖電路，特別是具有低噪聲特性并將接地彈跳噪聲減少到最低程度的輸出緩沖電路。
一般來(lái)說(shuō)，接地彈跳噪聲使半導(dǎo)體裝置中的接地端的電位不穩(wěn)定，這會(huì)使裝置中所有電路元件性能降低。
適用于描述這種接地彈跳噪聲的現(xiàn)有技術(shù)的輸出緩沖器示于和圖2中，

圖1是現(xiàn)有技術(shù)輸出緩沖器的示意電路圖。
如圖1所示，現(xiàn)有技術(shù)輸出緩沖器是兩個(gè)晶體管構(gòu)成，其中每個(gè)晶體管具有一用于接收來(lái)自傳感放大器(未示出)的信號(hào)S/A的柵極，其中一個(gè)是上拉PMOS晶體管(P溝道金屬氧化硅)，而另一個(gè)是下拉NMOS晶體管(N溝道金屬氧化硅)。
圖2是現(xiàn)有技術(shù)輸出緩沖器的等效電路圖。如圖所示，電容C位于緩沖器的輸出端，而電感L1和電感L2分別位于上拉和下拉晶體管上。在緩沖器的結(jié)構(gòu)中，在上拉操作期間，電容C被充電至恒定電壓Vout，而在下拉操作期間，流經(jīng)NMOS晶體管的電流與充電壓Vout成正比。例如，驅(qū)動(dòng)電壓VDD和下拉操作期間的電流I的模之間的關(guān)系可由下列公式表述I=C•dVoutdt]]>
從公式中可看到，電流I正比于電壓Vout，這樣位于NMOS晶體管的電感L2兩端之間的電壓VGB，即接地彈跳電壓，可產(chǎn)生噪聲使得半導(dǎo)體裝置中總的接地電平不穩(wěn)定。下面公式給出了它們之間的關(guān)系VGB=L2•dIdt]]>在具有一個(gè)作為上拉晶體管的PMOS晶體管的現(xiàn)有技術(shù)輸出緩沖器中，當(dāng)驅(qū)動(dòng)電壓超出正常值時(shí)，流經(jīng)下拉PMOS晶體管的電流量在下拉操作期間增加，這可從上面公式看出。因此，接地彈跳電壓也可增加到足以產(chǎn)生相當(dāng)高的噪聲的程度。
本發(fā)明的目的在于提供具有低噪聲特性的輸出緩沖器，其中在半導(dǎo)體裝置的驅(qū)動(dòng)電壓超出正常值時(shí)，上拉充電電壓被降低，以使由于接地彈跳電壓造成的噪聲減小到最低的程度。這樣，裝置的總的接地電平有可能保持穩(wěn)定。
按照本發(fā)明的觀點(diǎn)，具有一下拉晶體管的輸出緩沖電路包括用以檢測(cè)是否加有高于正常電壓的驅(qū)動(dòng)電壓，并產(chǎn)生基于檢測(cè)結(jié)果的控制信號(hào)的裝置；還包括上拉裝置，用于響應(yīng)所述控制信號(hào)使在驅(qū)動(dòng)電壓供給端和所述緩沖電路輸出端間有選擇地產(chǎn)生一電壓降。
在該緩沖電路中，所述上拉裝置包括負(fù)載裝置，一PMOS晶體管，以及選擇裝置，該選擇裝置可使所述負(fù)載裝置進(jìn)行上拉操作以響應(yīng)來(lái)自控制裝置的所述控制信號(hào)產(chǎn)生所述電壓下降，或使所述PMOS晶體管進(jìn)行上拉操作以便不產(chǎn)生所述的電壓降。
在該緩沖電路中，所述的負(fù)載裝置包括一個(gè)NMOS晶體管，這個(gè)晶體管可響應(yīng)來(lái)自控制裝置的所述控制信號(hào)進(jìn)行上拉操作。
在該緩沖電路中，所述的選擇裝置包括第一開(kāi)關(guān)裝置，用于將第一數(shù)據(jù)輸入端連接至所述PMOS晶體管的柵極；以及第二開(kāi)關(guān)裝置，用于將第二數(shù)據(jù)輸入端連接至所述負(fù)載裝置的所述NMOS晶體管的柵極。
在該緩沖電路中，所述選擇裝置還包括用于斷開(kāi)所述PMOS晶體管或所述負(fù)載裝置的裝置，以使將輸入所述第一數(shù)據(jù)輸入端或所述第二數(shù)據(jù)輸入端的數(shù)據(jù)不致影響所述的PMOS晶體管或所述負(fù)載。
在該緩沖電路中，所述控制裝置包括檢測(cè)裝置，用以檢測(cè)所述超過(guò)正常值的驅(qū)動(dòng)電壓以產(chǎn)生輸出信號(hào)；和用來(lái)將所述輸出信號(hào)與參考電壓進(jìn)行比較，并基于這種比較結(jié)果產(chǎn)生所述控制信號(hào)的裝置。
在該緩沖電路中，所述控制裝置還包含響應(yīng)一芯片選擇信號(hào)產(chǎn)生將輸出的作為所述控制信號(hào)的預(yù)定值的裝置。
在該緩沖電路中，所述檢測(cè)裝置包含至少一個(gè)柵極和漏極短路的上拉PMOS晶體管。
通過(guò)參考如下附圖，本領(lǐng)域的技術(shù)人員可更好地了解本發(fā)明和它的目的。
圖1是現(xiàn)有技術(shù)輸出緩沖器的電路示意圖；圖2是圖1所示現(xiàn)有技術(shù)輸出緩沖器的等效電路圖；圖3是按本發(fā)明實(shí)施例的輸出緩沖器結(jié)構(gòu)的電路圖。
在圖3中，按本發(fā)明的新型輸出緩沖器主要包括控制部分10，上拉部分20和下拉NMOS晶體管30。控制部分10用以檢測(cè)是否加有超過(guò)正常值的驅(qū)動(dòng)電壓VDD，并根據(jù)檢測(cè)結(jié)果產(chǎn)生一控制信號(hào)。上拉部分20包括PMOS晶體管23和NMOS晶體管24，它們作為響應(yīng)來(lái)自控制部分10的控制信號(hào)的上拉晶體管。
如果控制部分10檢測(cè)到加有超過(guò)正常值的驅(qū)動(dòng)電壓，NMOS晶體管24作為上拉晶體管進(jìn)行操作，否則，PMOS晶體管23作為上拉晶體管進(jìn)行操作。
下拉NMOS晶體管30通過(guò)其柵極接收傳感放大器(未示出)的輸出信號(hào)S/A并進(jìn)行下拉操作。
如圖3所示，控制部分10包括檢測(cè)部分11，比較部分12和PMOS晶體管13。
檢測(cè)部分11檢測(cè)是否加有超過(guò)正常值的驅(qū)動(dòng)電壓VDD，并當(dāng)驅(qū)動(dòng)電壓超過(guò)正常值時(shí)產(chǎn)生一檢測(cè)信號(hào)。檢測(cè)部分11包括兩個(gè)作為上拉電路的PMOS晶體管和一個(gè)作為下拉電路的電阻，這兩個(gè)PMOS晶體管彼此串聯(lián)，這兩個(gè)PMOS晶體管中的每個(gè)都具有相互短路的柵極和漏極。如果加有超過(guò)正常值的驅(qū)動(dòng)電壓，檢測(cè)部分11產(chǎn)生值為VDD2VTP的信號(hào)，其中VTP是柵極與漏極短路的PMOS晶體管的門(mén)限電壓。
比較部分12響應(yīng)芯片選擇信號(hào)CS，將檢測(cè)部分11的輸出信號(hào)同一參考電壓進(jìn)行比較。在本實(shí)施例中，比較部分12是由差分放大器組成的，因此，當(dāng)檢測(cè)部分11的輸出信號(hào)超過(guò)參考電壓時(shí)，差分放大器產(chǎn)生高電平信號(hào)作為控制信號(hào)；若其輸出信號(hào)低于參考電壓時(shí)，差分放大器產(chǎn)生低電平信號(hào)作為控制信號(hào)。作為參考，參考電壓可按設(shè)計(jì)者或使用者的需要預(yù)置，它用來(lái)降低隨驅(qū)動(dòng)電壓的升高而升高的接地彈跳噪聲。
PMOS晶體管13響應(yīng)芯片選擇信號(hào)CS而導(dǎo)通以產(chǎn)生高電平控制信號(hào)。詳細(xì)地說(shuō)，PMOS晶體管13根據(jù)比較部分12的工作而導(dǎo)通，當(dāng)比較部分12不工作時(shí)，PMOS晶體管13產(chǎn)生高電平控制信號(hào)。
另一方面，上拉部分20具有第一PMOS晶體管23，第一NMOS晶體管24，一對(duì)開(kāi)關(guān)21和26，用來(lái)在控制信號(hào)是高電平時(shí)使第一PMOS晶體管23截止的第二PMOS晶體管22和用來(lái)在控制信號(hào)是低電平時(shí)使第一NMOS晶體管24截止的第二NMOS晶體管25。
在具有上述結(jié)構(gòu)的實(shí)施例中，當(dāng)接地彈跳噪聲極少產(chǎn)生時(shí)，PMOS晶體管23在正常驅(qū)動(dòng)電壓VDD作用下作為上拉晶體管，但是如果由于接地彈跳噪聲的增加而加上超過(guò)正常值的驅(qū)動(dòng)電壓VDD時(shí)，NMOS晶體管24作為上拉晶體管被驅(qū)動(dòng)。
然后，若NMOS晶體管24作為上拉晶體管被驅(qū)動(dòng)，上拉充電電壓便變成VDD-VTH，其中VTH為NMOS晶體管24的門(mén)限電壓，這樣隨著上拉充電電壓的下降接地彈跳噪聲也隨之顯著降低。
如上所述，按照本發(fā)明的輸出緩沖器可以大大減少在驅(qū)動(dòng)電壓超過(guò)正常值時(shí)出現(xiàn)的接地彈跳噪聲，這樣一來(lái)，帶有輸出緩沖器的半導(dǎo)體裝置的總的接地電平可保持穩(wěn)定，這意味著裝置本身的穩(wěn)定性也得到加強(qiáng)。
很明顯，在本發(fā)明的精神和范圍內(nèi)，本領(lǐng)域的技術(shù)人員可容易地進(jìn)行多種多樣的修改。因此，所附權(quán)利要求范圍并不打算僅局限于上面所陳述的說(shuō)明，更重要的是，可被解釋成包含所有本發(fā)明所體現(xiàn)出的專(zhuān)利新穎性特征的權(quán)利要求包括熟悉本發(fā)明所屬技術(shù)領(lǐng)域的人員視為等同的所有特征。
權(quán)利要求
1.一種具有下拉晶體管的輸出緩沖電路，所述電路包括檢測(cè)裝置，用于檢測(cè)是否加有超過(guò)正常值的驅(qū)動(dòng)電壓，并根據(jù)檢測(cè)結(jié)果產(chǎn)生控制信號(hào)；以及上拉裝置，用于響應(yīng)所述控制信號(hào)，在驅(qū)動(dòng)電壓供應(yīng)端和所述緩沖電路輸出端之間有選擇的產(chǎn)生電壓降。
2.如權(quán)利要求1所述的緩沖電路，其中所述上拉裝置包括負(fù)載裝置，一個(gè)PMOS晶體管和選擇裝置，所述選擇裝置使所述負(fù)載裝置響應(yīng)來(lái)自控制裝置的控制信號(hào)進(jìn)行上拉操作，而產(chǎn)生所述電壓降，或者使所述PMOS晶體管進(jìn)行上拉操作以不產(chǎn)生所述電壓降。
3.如權(quán)利要求2所述的緩沖電路，其中所述負(fù)載裝置包括響應(yīng)來(lái)自控制裝置的所述控制信號(hào)進(jìn)行上拉操作的NMOS晶體管。
4.如權(quán)利要求3所述的緩沖電路，其中所述的選擇裝置包括將第一數(shù)據(jù)輸入端連接至所述PMOS晶體管柵極的第一開(kāi)關(guān)裝置；和將第二數(shù)據(jù)輸入端連接至所述負(fù)載裝置的所述NMOS晶體管的柵極的第二開(kāi)關(guān)裝置。
5.如權(quán)利要求4所述的緩沖電路，其中所述選擇裝置還包括用于斷開(kāi)所述PMOS晶體管或所述負(fù)載裝置以便使加到所述第一數(shù)據(jù)輸入端或所述第二數(shù)據(jù)輸入端的數(shù)據(jù)不致影響所述PMOS晶體管或所述負(fù)載裝置。
6.如權(quán)利要求5所述的緩沖電路，其中所述控制裝置包括用于檢測(cè)所述大于正常值的驅(qū)動(dòng)電壓并產(chǎn)生一輸出信號(hào)的檢測(cè)裝置；用于將所述輸出信號(hào)與一參考電壓相比較并根據(jù)比較結(jié)果產(chǎn)生所述控制信號(hào)的裝置。
7.如權(quán)利要求6所述的緩沖電路，其中所述控制裝置還包括響應(yīng)一芯片選擇信號(hào)產(chǎn)生一將輸出的作為所述控制信號(hào)的預(yù)定值的裝置。
8.如權(quán)利要求7所述的緩沖電路，其中所述檢測(cè)裝置至少包括一柵極和漏極短路上拉PMOS晶體管。
全文摘要
一種具有低噪聲特性的輸出緩沖電路，包括一控制部分，用于檢測(cè)是否加有大于正常電壓的驅(qū)動(dòng)電壓，并基于檢測(cè)結(jié)果產(chǎn)生一控制信號(hào)；以及一上拉部分，用于響應(yīng)所述控制信號(hào)，在驅(qū)動(dòng)電壓供給端和所述緩沖電路輸出端間有選擇性地產(chǎn)生一電壓降。通過(guò)該輸出緩沖器，有可能顯著地降低由于施加大于正常電壓的驅(qū)動(dòng)電壓而引起的接地彈跳噪聲。這樣，其中包括有該輸出緩沖器的半導(dǎo)體裝置的總的接地電平能夠保持穩(wěn)定，因此能加強(qiáng)裝置的穩(wěn)定性。
文檔編號(hào)H03K19/003GK1126393SQ9511637
公開(kāi)日1996年7月10日 申請(qǐng)日期1995年9月9日 優(yōu)先權(quán)日1994年9月9日
發(fā)明者金奎爽, 尹勛模 申請(qǐng)人:現(xiàn)代電子產(chǎn)業(yè)株式會(huì)社