本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，尤其涉及一種用于可編程邏輯器件的緩沖電路。

背景技術(shù)：

針對(duì)輸入、輸出緩沖電路，現(xiàn)有技術(shù)采用CMOS互補(bǔ)推拉式結(jié)構(gòu)，即通過PMOS將PAD電壓上拉，NMOS將PAD電壓下拉，在這兩個(gè)工作階段，晶體管工作在線性區(qū)，可近似等效為電阻ROP與RON,于是該驅(qū)動(dòng)電路的輸出電阻為：ROP//RON,設(shè)計(jì)時(shí)需要ROP＝RON以使PAD電壓的翻轉(zhuǎn)時(shí)間趨向相等；同時(shí)使驅(qū)動(dòng)電阻輸出電陰與片外傳輸線特性阻抗匹配，以最小化信號(hào)反射。

隨著數(shù)據(jù)傳輸速率的提高，對(duì)于驅(qū)動(dòng)電路的輸出電阻有更為嚴(yán)苛的要求，如對(duì)于DDR3(Double-Data-Rate Three Synchronous Dynamic Random Access Memory，第三代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)應(yīng)用，標(biāo)準(zhǔn)規(guī)定的輸出電阻需要在VPAD＝VDDIO/2時(shí)為34Ω或40Ω,且精度為10％以內(nèi)，由于存在PVT(工藝、電壓、溫度)偏差，單純的推拉式結(jié)構(gòu)在不同工藝角下ROP與RON存在約20％的差異，且隨著工作中溫度、電壓等不同，這一差異將更顯著，從而影響輸出質(zhì)量。

基于以上，校準(zhǔn)(Calibration)技術(shù)成為高速IO(輸入輸出)電路的必要選擇，通過數(shù)字調(diào)節(jié)位將緩沖的輸出電阻在校準(zhǔn)點(diǎn)調(diào)節(jié)至期望的合適值。

傳統(tǒng)的校準(zhǔn)方法分為模擬與數(shù)字校準(zhǔn)，模擬方式的校準(zhǔn)存在受工藝、電壓、溫度大，可移植性差，設(shè)計(jì)復(fù)雜的缺點(diǎn)；數(shù)字校準(zhǔn)克服了模擬校準(zhǔn)的弊端，但需要消耗2個(gè)IO接參考電阻，這無(wú)疑增加了引腳資源成本。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供了一種用于可編程邏輯器件的緩沖電路，以解決現(xiàn)有緩沖電路需要占用兩個(gè)IO引腳接參考電阻的問題。

本發(fā)明提供了一種用于可編程邏輯器件的緩沖電路，包括：第一輸入/輸出電路及第二輸入/輸出電路，第一輸入/輸出電路及第二輸入/輸出電路連接邏輯器；第一輸入/輸出電路包括依次連接的第一驅(qū)動(dòng)電路、第一片上阻抗陣列及第一比較器，第一輸入/輸出電路的引腳連接參考電阻；第二輸入/輸出電路包括依次連接的第二驅(qū)動(dòng)電路、第二片上阻抗陣列及第二比較器；邏輯器用于采用逐次逼近算法根據(jù)第一比較器的比較結(jié)果，調(diào)節(jié)第一驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻，直至第一驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻等于參考電阻，確定驅(qū)動(dòng)電路控制參數(shù)，根據(jù)驅(qū)動(dòng)電路控制參數(shù)控制第二驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻。

進(jìn)一步的，邏輯器用于根據(jù)第一比較器在設(shè)備上電配置完成后的比較結(jié)果，調(diào)節(jié)第一驅(qū)動(dòng)電路、第一片上阻抗陣列，控制第二驅(qū)動(dòng)電路、第二片上阻抗陣列。

進(jìn)一步的，邏輯器用于根據(jù)第一比較器在設(shè)備運(yùn)行時(shí)的比較結(jié)果，調(diào)節(jié)第一驅(qū)動(dòng)電路、第一片上阻抗陣列，根據(jù)第二比較器在設(shè)備運(yùn)行時(shí)的比較結(jié)果，調(diào)節(jié)第二驅(qū)動(dòng)電路、第二片上阻抗陣列。

進(jìn)一步的，邏輯器還用于采用逐次逼近算法根據(jù)第一比較器的比較結(jié)果，調(diào)節(jié)第一片上阻抗陣列的端接電阻，直至第一片上阻抗陣列的端接電阻滿足要求，確定片上阻抗陣列控制參數(shù)，根據(jù)片上阻抗陣列控制第二片上阻抗陣列。

進(jìn)一步的，第一片上阻抗陣列與第二片上阻抗陣列包括多個(gè)并聯(lián)的、結(jié)構(gòu)相同的分支阻抗，邏輯器用于控制第一片上阻抗陣列與第二片上阻抗陣列中接入電路的分支阻抗的數(shù)量，調(diào)節(jié)第一片上阻抗陣列與第二片上阻抗陣列的端接電阻。

進(jìn)一步的，邏輯器還用于根據(jù)電平標(biāo)準(zhǔn)，計(jì)算單個(gè)分支阻抗的標(biāo)準(zhǔn)阻值及分支阻抗的數(shù)量，根據(jù)單個(gè)分支阻抗的標(biāo)準(zhǔn)阻值對(duì)分支阻抗進(jìn)行校準(zhǔn)。

進(jìn)一步的，分支阻抗包括上拉部分及下拉部分，分支阻抗的上拉部分及下拉部分均包括一個(gè)主晶體管、伺服晶體管陣列、及多晶電阻，主晶體管與伺服晶體管陣列并聯(lián)后，連接多晶電阻，分支阻抗的上拉部分及下拉部分的多晶電阻對(duì)接。

進(jìn)一步的，第一驅(qū)動(dòng)電路與第二驅(qū)動(dòng)電路均包括上拉部分及下拉部分，第一驅(qū)動(dòng)電路與第二驅(qū)動(dòng)電路均的上拉部分及下拉部分均包括主晶體管、伺服晶體管陣列、及阻擋電阻；伺服晶體管陣列包括多個(gè)伺服晶體管，各伺服晶體管分別對(duì)應(yīng)一個(gè)阻擋電阻，伺服晶體管通過對(duì)應(yīng)的阻擋電阻后，與主晶體管并聯(lián)。

進(jìn)一步的，主晶體管的輸出電阻略大于目標(biāo)校準(zhǔn)值，伺服晶體管的等效電阻大于主晶體管的輸出電阻。

進(jìn)一步的，阻擋電阻為多晶硅電阻。

本發(fā)明的有益效果：

本發(fā)明提供了一種新型的緩沖電路，基于邏輯器采用逐次逼近算法根據(jù)第一比較器的比較結(jié)果，調(diào)節(jié)第一驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻，直至第一驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻等于參考電阻，確定驅(qū)動(dòng)電路控制參數(shù)，根據(jù)驅(qū)動(dòng)電路控制參數(shù)控制第二驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻，實(shí)現(xiàn)了只占用一個(gè)IO引腳作為參考即可實(shí)現(xiàn)4個(gè)電阻的調(diào)整，節(jié)省資源，并且邏輯器基于逐次逼近算法進(jìn)行條件，實(shí)現(xiàn)了高噪聲抑制。

附圖說明

圖1為本發(fā)明第一實(shí)施例提供的緩沖電路的結(jié)構(gòu)示意圖；

圖2為本發(fā)明第二實(shí)施例提供的緩沖電路的電路示意圖；

圖3為本發(fā)明第二實(shí)施例提供的驅(qū)動(dòng)電路的電路示意圖；

圖4為本發(fā)明第二實(shí)施例提供的片上阻抗陣列的電路示意圖；

圖5為本發(fā)明第二實(shí)施例提供的邏輯器調(diào)節(jié)方法的流程圖。

具體實(shí)施方式

現(xiàn)通過具體實(shí)施方式結(jié)合附圖的方式對(duì)本發(fā)明做輸出進(jìn)一步的詮釋說明。

第一實(shí)施例：

圖1為本發(fā)明第一實(shí)施例提供的緩沖電路的結(jié)構(gòu)示意圖，由圖1可知，在本實(shí)施例中，本發(fā)明提供的緩沖電路包括：第一輸入/輸出電路11及第二輸入/輸出電路12、邏輯器13、參考電阻14，第一輸入/輸出電路11及第二輸入/輸出電路12連接邏輯器13；第一輸入/輸出電路包括依次連接的第一驅(qū)動(dòng)電路、第一片上阻抗陣列及第一比較器，第一輸入/輸出電路的引腳連接參考電阻14；第二輸入/輸出電路包括依次連接的第二驅(qū)動(dòng)電路、第二片上阻抗陣列及第二比較器；邏輯器14用于采用逐次逼近算法根據(jù)第一比較器的比較結(jié)果，調(diào)節(jié)第一驅(qū)動(dòng)電路11的上拉部分電阻及下拉部分電阻，直至第一驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻等于參考電阻14，確定驅(qū)動(dòng)電路控制參數(shù)，根據(jù)驅(qū)動(dòng)電路控制參數(shù)控制第二驅(qū)動(dòng)電路12的上拉部分電阻及下拉部分電阻。

在一些實(shí)施例中，上述實(shí)施例中的邏輯器用于根據(jù)第一比較器在設(shè)備上電配置完成后的比較結(jié)果，調(diào)節(jié)第一驅(qū)動(dòng)電路、第一片上阻抗陣列，控制第二驅(qū)動(dòng)電路、第二片上阻抗陣列。

在一些實(shí)施例中，上述實(shí)施例中的邏輯器用于根據(jù)第一比較器在設(shè)備運(yùn)行時(shí)的比較結(jié)果，調(diào)節(jié)第一驅(qū)動(dòng)電路、第一片上阻抗陣列，根據(jù)第二比較器在設(shè)備運(yùn)行時(shí)的比較結(jié)果，調(diào)節(jié)第二驅(qū)動(dòng)電路、第二片上阻抗陣列。

在一些實(shí)施例中，上述實(shí)施例中的邏輯器還用于采用逐次逼近算法根據(jù)第一比較器的比較結(jié)果，調(diào)節(jié)第一片上阻抗陣列的端接電阻，直至第一片上阻抗陣列的端接電阻滿足要求，確定片上阻抗陣列控制參數(shù)，根據(jù)片上阻抗陣列控制第二片上阻抗陣列。

在一些實(shí)施例中，上述實(shí)施例中的第一片上阻抗陣列與第二片上阻抗陣列包括多個(gè)并聯(lián)的、結(jié)構(gòu)相同的分支阻抗，邏輯器用于控制第一片上阻抗陣列與第二片上阻抗陣列中接入電路的分支阻抗的數(shù)量，調(diào)節(jié)第一片上阻抗陣列與第二片上阻抗陣列的端接電阻。

在一些實(shí)施例中，上述實(shí)施例中的邏輯器還用于根據(jù)電平標(biāo)準(zhǔn)，計(jì)算單個(gè)分支阻抗的標(biāo)準(zhǔn)阻值及分支阻抗的數(shù)量，根據(jù)單個(gè)分支阻抗的標(biāo)準(zhǔn)阻值對(duì)分支阻抗進(jìn)行校準(zhǔn)。

在一些實(shí)施例中，上述實(shí)施例中的分支阻抗包括上拉部分及下拉部分，分支阻抗的上拉部分及下拉部分均包括一個(gè)主晶體管、伺服晶體管陣列、及多晶電阻，主晶體管與伺服晶體管陣列并聯(lián)后，連接多晶電阻，分支阻抗的上拉部分及下拉部分的多晶電阻對(duì)接。

在一些實(shí)施例中，上述實(shí)施例中的第一驅(qū)動(dòng)電路與第二驅(qū)動(dòng)電路均包括上拉部分及下拉部分，第一驅(qū)動(dòng)電路與第二驅(qū)動(dòng)電路均的上拉部分及下拉部分均包括主晶體管、伺服晶體管陣列、及阻擋電阻；伺服晶體管陣列包括多個(gè)伺服晶體管，各伺服晶體管分別對(duì)應(yīng)一個(gè)阻擋電阻，伺服晶體管通過對(duì)應(yīng)的阻擋電阻后，與主晶體管并聯(lián)。

在一些實(shí)施例中，上述實(shí)施例中的主晶體管的輸出電阻略大于目標(biāo)校準(zhǔn)值，伺服晶體管的等效電阻大于主晶體管的輸出電阻。

在一些實(shí)施例中，上述實(shí)施例中的阻擋電阻為多晶硅電阻。

第二實(shí)施例：

現(xiàn)結(jié)合具體應(yīng)用場(chǎng)景對(duì)本發(fā)明做進(jìn)一步的詮釋說明。

本實(shí)施例提出的一種用于FPGA(Field-Programmable GateArray，現(xiàn)場(chǎng)可編程門陣列)的支持多電平標(biāo)準(zhǔn)數(shù)字校準(zhǔn)輸出電阻與片上終端電阻電路，可同時(shí)應(yīng)用于FPGA不同IO配置情形。基于數(shù)字調(diào)節(jié)，可使設(shè)計(jì)簡(jiǎn)單，同時(shí)提升可靠性。此外，只占用一個(gè)IO引腳作為參考，節(jié)省資源；最后，靜態(tài)與動(dòng)態(tài)同時(shí)校準(zhǔn)的特性，擴(kuò)展了應(yīng)用范圍與校準(zhǔn)效果。

具體的，如圖2所示，該緩沖電路使用兩個(gè)相鄰IO(11、12)進(jìn)行校準(zhǔn)，只需其中一個(gè)IO(圖2以IO11為列)的引腳PAD接精度為1％的參考電阻REF(14)，作為基準(zhǔn)。每一個(gè)IO由新型的主從式驅(qū)動(dòng)電路(圖2中111及121所示)、新型片上阻抗陣列(圖2中112及122所示)以及比較器(圖2中113及123所示)組成。

校準(zhǔn)分為初始化靜態(tài)校準(zhǔn)與工作時(shí)動(dòng)態(tài)校準(zhǔn)兩種模式，具體而言，對(duì)于FPGA,芯片上電配置完成后，內(nèi)部將產(chǎn)生一個(gè)配置完成信號(hào)，作為校準(zhǔn)邏輯器(13)的請(qǐng)求信號(hào)，從而觸發(fā)校準(zhǔn)過程。校準(zhǔn)邏輯器(13)采樣比較器的結(jié)果，作為調(diào)節(jié)驅(qū)動(dòng)電路輸出電阻的數(shù)字位M[9:0]與調(diào)節(jié)片上阻抗的數(shù)字位T[9:0]的依據(jù)。靜態(tài)校準(zhǔn)過程中數(shù)字邏輯采用新型的逐次逼近算法，可以實(shí)現(xiàn)高噪聲抑制從而提升精度。在工作過程中，需要實(shí)時(shí)調(diào)整數(shù)字碼從而響應(yīng)溫度、電壓等引起的電阻偏移，此時(shí)校準(zhǔn)邏輯將監(jiān)測(cè)這一變化，在偏移到達(dá)一定程度時(shí)即時(shí)調(diào)整數(shù)字碼，從而實(shí)現(xiàn)動(dòng)態(tài)校準(zhǔn)。

本實(shí)施例與業(yè)界一些采用兩個(gè)IO外接電阻的方案相比，只需要消耗一個(gè)IO，節(jié)省了芯片管腳資源；基于新型的主從式驅(qū)動(dòng)電路、新型片上阻抗陣列，采用高噪聲抑制的逐次逼近數(shù)字算法，可實(shí)現(xiàn)靜態(tài)與動(dòng)態(tài)校準(zhǔn)，提升精度與校準(zhǔn)效果。

圖3是新型的主從式驅(qū)動(dòng)電路，它由上拉[20]、下拉[21]兩個(gè)部分構(gòu)成，分別包含主晶體管[22]、阻擋電阻[23]與伺服晶體管陣列[24]。其中主晶體管的輸出電阻略大于目標(biāo)校準(zhǔn)值，阻擋電阻的目的是隔離PAD與伺服晶體管，同時(shí)使其可不按ESD規(guī)則進(jìn)行版圖繪制，節(jié)約面積，此外，電阻的加入也使校準(zhǔn)的電阻線性度有一定提升。尺寸較小的伺服管陣列受數(shù)字位控制，調(diào)節(jié)其與主晶體管并聯(lián)數(shù)目，從而實(shí)現(xiàn)不同條件下上拉或下拉部分的等效電阻趨近目標(biāo)值。由于伺服晶體管尺寸較小，使得其等效電阻遠(yuǎn)大于主晶體管，于是通過調(diào)節(jié)并聯(lián)數(shù)目，可使二者等效電阻在主晶體管電阻以下變動(dòng)，若尺寸選擇合適，便能覆蓋所有工藝角、電壓、溫度條件下趨近目標(biāo)值。此外，阻擋電阻一般使用片上多晶硅電阻，其阻值受電壓影響較小，這在一定程度上使驅(qū)動(dòng)電路等效電阻的電壓敏感性降低。

圖4是構(gòu)成片上阻抗(Termination)陣列的示意，與驅(qū)動(dòng)電路近似，它由主晶體管[31]，伺服晶體管陣列[32]與多晶電阻[33]構(gòu)成?？紤]到FPGA芯片同一個(gè)IO的應(yīng)用涉及多種電平標(biāo)準(zhǔn)，于是要求實(shí)現(xiàn)不同片上端接阻抗值，如50/80/100/120/150等。此外，片上阻抗的精度通常不大于10％，溫度敏感性與電壓敏感性也有相應(yīng)要求。在實(shí)際應(yīng)用中，充分考量上述需求，首先，為滿足不同阻抗值，采用可配置陣列，通過校準(zhǔn)其中一支阻抗為1.2K,作為基準(zhǔn)，再配置多個(gè)相同分支進(jìn)行并聯(lián)，例如當(dāng)需要100歐姆時(shí)，配置12分支并聯(lián)，依次類推。通過5位數(shù)字調(diào)節(jié)位控制開關(guān)管，實(shí)現(xiàn)精度與面積的折衷。此外，設(shè)計(jì)使多精硅電阻與晶體管電阻比例大于一定數(shù)值(與工藝相關(guān))，使二者串聯(lián)阻抗值前者占主導(dǎo)，可優(yōu)化整體表現(xiàn)的電壓與溫度敏感性。

在實(shí)際應(yīng)用中，結(jié)合圖2進(jìn)行描述本實(shí)施例的工作過程，由于IO內(nèi)部有4個(gè)電阻需要校準(zhǔn)至參考電阻REF,校準(zhǔn)邏輯器LOGIC將按順序進(jìn)行：首先，考慮驅(qū)動(dòng)電阻的上拉電阻ROP與REF串聯(lián)，它們阻值相等時(shí)，中點(diǎn)電壓應(yīng)等于VREF＝VDDIO/2,若不相等，LOGIC對(duì)來自比較器的結(jié)果COMP1進(jìn)行判定，調(diào)節(jié)控制ROP的數(shù)字碼M[9:5],直到二者相等。當(dāng)ROP校準(zhǔn)至REF后，下一步使用第二個(gè)IO,固定校準(zhǔn)的數(shù)字碼M[9:5],同時(shí)LOGIC開始調(diào)整控制驅(qū)動(dòng)電路中下拉部分電阻RON的數(shù)字碼M[4:0],直到ROP＝RON.第三、四步分別進(jìn)行端接電阻部分的調(diào)節(jié)，過程與前述類似，以確定數(shù)字碼T[9:0].這樣，利用一個(gè)PAD,兩個(gè)IO，同時(shí)完成了驅(qū)動(dòng)電阻與片上阻抗的校準(zhǔn)，并且校準(zhǔn)順序可通過LOGIC實(shí)現(xiàn)用戶定制。

如圖5所示，本實(shí)施例提供的實(shí)現(xiàn)靜態(tài)與動(dòng)態(tài)調(diào)節(jié)的數(shù)字邏輯器調(diào)節(jié)方法包括：在初始化靜態(tài)校準(zhǔn)時(shí)，基于逐次逼近算法，并加入了對(duì)比較器結(jié)果進(jìn)行累計(jì)投票，提升算法精度。在工作過程中，實(shí)時(shí)監(jiān)測(cè)溫度電壓產(chǎn)生波動(dòng)而導(dǎo)致的比較器結(jié)果變化，超過一定閾值后，對(duì)數(shù)字碼進(jìn)行微調(diào)，從而使對(duì)應(yīng)電阻值響應(yīng)溫度或電壓的波動(dòng)。

綜上可知，通過本發(fā)明的實(shí)施，至少存在以下有益效果：

本發(fā)明提供了一種新型的緩沖電路，基于邏輯器采用逐次逼近算法根據(jù)第一比較器的比較結(jié)果，調(diào)節(jié)第一驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻，直至第一驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻等于參考電阻，確定驅(qū)動(dòng)電路控制參數(shù)，根據(jù)驅(qū)動(dòng)電路控制參數(shù)控制第二驅(qū)動(dòng)電路的上拉部分電阻及下拉部分電阻，實(shí)現(xiàn)了只占用一個(gè)IO引腳作為參考即可實(shí)現(xiàn)4個(gè)電阻的調(diào)整，節(jié)省資源，并且邏輯器基于逐次逼近算法進(jìn)行條件，實(shí)現(xiàn)了高噪聲抑制。

以上僅是本發(fā)明的具體實(shí)施方式而已，并非對(duì)本發(fā)明做任何形式上的限制，凡是依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施方式所做的任意簡(jiǎn)單修改、等同變化、結(jié)合或修飾，均仍屬于本發(fā)明技術(shù)方案的保護(hù)范圍。