專利名稱：能在寬頻率范圍上運(yùn)行的可編程收發(fā)器的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明涉及現(xiàn)場可編程門陣列(FPGA)，例如被稱作可編程邏輯器件(PLD)類的那些現(xiàn)場可編程門陣列。更具體地，本發(fā)明涉及包括在此類器件中的收發(fā)器電路。
背景技術(shù)：
0002本文為了方便，將本發(fā)明能被應(yīng)用到的所有可編程集成電路器件稱為現(xiàn)場可編程門陣列。
0003制造現(xiàn)場可編程門陣列的一個(gè)通常目標(biāo)就是給器件提供寬范圍的運(yùn)行能力，使現(xiàn)場可編程門陣列能滿足許多不同用戶的各種需求，從而為現(xiàn)場可編程門陣列產(chǎn)品創(chuàng)造出巨大的市場。通常，市場越大，現(xiàn)場可編程門陣列的單位成本就越低。另一方面，給現(xiàn)場可編程門陣列提供太多的性能，會對單位成本造成上漲的壓力，所以需要在眾多性能之間取得平衡，使性能足夠多，以使產(chǎn)品可廣泛使用，但不提供單位成本開始對銷售額產(chǎn)生負(fù)面影響的過多性能。
0004近年來，復(fù)雜的收發(fā)器電路已被加到許多現(xiàn)場可編程門陣列中。例如，這種現(xiàn)場可編程門陣列電路可被用來支持傳送到和/或來自現(xiàn)場可編程門陣列的高速串行數(shù)據(jù)通信。有時(shí)，這種電路被稱作高速串行接口(HSSI)電路。此電路可包括硬連線或部分硬連線的組件來完成特定的收發(fā)器任務(wù)。這些組件或其操作的某些方面是可編程的?，F(xiàn)場可編程門陣列上的收發(fā)器電路一般可與現(xiàn)場可編程門陣列的“核芯”(即基本的可編程邏輯電路)通信。現(xiàn)場可編程門陣列上的HSSI電路的例子如Lee等人美國專利6,650,140所示。
0005由于數(shù)據(jù)率不斷提高，因而人們對提高現(xiàn)場可編程門陣列收發(fā)器能支持的數(shù)據(jù)率興趣不減。另一方面，許多現(xiàn)場可編程門陣列用戶對使用較低的數(shù)據(jù)率仍然感興趣。這就造成了對能運(yùn)行在很寬頻率范圍(例如相當(dāng)長時(shí)間前開發(fā)的相對較低的頻率到不停引導(dǎo)前沿的更高的頻率)上的現(xiàn)場可編程門陣列的需求。例如，期望現(xiàn)場可編程門陣列收發(fā)器電路能支持從622Mbps到12Gbps(即，從622Mbps到12Gbps)的數(shù)據(jù)率。而且，也期望現(xiàn)場可編程門陣列收發(fā)器電路能支持在此范圍內(nèi)的任一或大致任一數(shù)據(jù)率。(應(yīng)該理解，這里提到的所有數(shù)據(jù)率和/或頻率僅僅是示例，且本發(fā)明并不局限于任一具體的數(shù)據(jù)率、數(shù)據(jù)率范圍、頻率、或頻率范圍。)發(fā)明內(nèi)容0006根據(jù)本發(fā)明，用于現(xiàn)場可編程門陣列的鎖相環(huán)(PLL)電路包括幾個(gè)單獨(dú)的鎖相環(huán)電路，要求該鎖相環(huán)電路在類似頻率或數(shù)據(jù)率的較寬的范圍內(nèi)以任何頻率(一個(gè)或多個(gè))或數(shù)據(jù)率(一個(gè)或多個(gè))支持?jǐn)?shù)據(jù)接收和/或發(fā)送。這些鎖相環(huán)電路中的第一個(gè)能運(yùn)行在上述寬范圍內(nèi)的任一頻率。在該寬范圍內(nèi)的一些頻率，所述第一鎖相環(huán)電路的抖動性能優(yōu)于該范圍內(nèi)的其它頻率。例如，寬范圍內(nèi)較低頻率的抖動性能優(yōu)于該范圍內(nèi)的較高頻率的抖動性能。提供一個(gè)或多個(gè)附加鎖相環(huán)電路以用于具體應(yīng)用中第一鎖相環(huán)電路抖動性能可能不足的情況中。例如，附加鎖相環(huán)電路的運(yùn)行范圍可能相對較窄，但可覆蓋寬范圍內(nèi)第一鎖相環(huán)電路抖動性能可能不足的一個(gè)或多個(gè)部分。
0007不同的鎖相環(huán)可具有不同的結(jié)構(gòu)。例如，寬范圍鎖相環(huán)可以是基于環(huán)的鎖相環(huán)，而較窄范圍的鎖相環(huán)可以為基于電感電容諧振回路的鎖相環(huán)。
0008可以利用可選用的下游分頻器電路擴(kuò)大鎖相環(huán)，以產(chǎn)生鎖相環(huán)能在其中以良好的抖動性能運(yùn)行的寬范圍內(nèi)的鎖相環(huán)附加部分。
0009為每個(gè)獨(dú)立的鎖相環(huán)提供獨(dú)立的參考時(shí)鐘源。
0010在一個(gè)具體應(yīng)用中不需要的鎖相環(huán)可被關(guān)斷以節(jié)省電力。這可被可編程地實(shí)現(xiàn)，且也可應(yīng)用到與鎖相環(huán)相關(guān)的電路上，當(dāng)不需要該鎖相環(huán)時(shí)也不需要該相關(guān)電路。在寬范圍鎖相環(huán)情況下，因?yàn)檫@樣的鎖相環(huán)會使用較多電力，所以關(guān)斷鎖相環(huán)的電力特別有用。之所以如此是因?yàn)閷挿秶i相環(huán)必須能滿足為該鎖相環(huán)規(guī)定的最高數(shù)據(jù)率。這對不需要鎖相環(huán)運(yùn)行在接近其最大數(shù)據(jù)率的用戶來說是極為不利的，因?yàn)殒i相環(huán)功率不會隨數(shù)據(jù)率的減小而減小，無論實(shí)際使用的數(shù)據(jù)率如何，其保持相對不變。
0011通過附圖和下面的詳細(xì)描述，本發(fā)明進(jìn)一步的特征、特性和優(yōu)點(diǎn)將更加明顯。


0012圖1是一個(gè)簡化方框圖，其示出了本發(fā)明的一個(gè)說明性實(shí)施例。
0013圖2是一個(gè)簡化示意性方框圖，其示出了根據(jù)本發(fā)明的一個(gè)可能對圖1進(jìn)行增強(qiáng)的說明性實(shí)施例。
0014圖3是一個(gè)能夠用于圖1和圖2電路的組件中的電路的說明性實(shí)施例的簡化方框圖。
0015圖4是圖3電路的代表性組件的一個(gè)說明性實(shí)施例的簡化示意圖。
0016圖5是圖3電路的代表性組件的又一說明性實(shí)施例的簡化示意圖。
0017圖6是根據(jù)本發(fā)明可能對圖1和圖2電路進(jìn)一步增強(qiáng)的說明性實(shí)施例的簡化方框圖。
0018圖7是根據(jù)本發(fā)明的、圖1中所示一部分的說明性實(shí)施例的簡化示意框圖。
0019圖8是根據(jù)本發(fā)明的、圖7中所示一代表性部分的說明性實(shí)施例的簡化示意框圖。
0020圖9是本發(fā)明進(jìn)一步可能特征的說明性實(shí)施例的簡化示意框圖。
0021圖10是本發(fā)明的另一可能特征的說明性實(shí)施例的簡化示意圖。
具體實(shí)施例方式
0022如圖1所示，說明性現(xiàn)場可編程門陣列10包括幾個(gè)HSSI電路“四元組(quad)”M-1、M和M+1，等等。在任一特定現(xiàn)場可編程門陣列產(chǎn)品中可包括的這種四元組的數(shù)量完全是可選的。例如，一個(gè)現(xiàn)場可編程門陣列可包括一個(gè)四元組、兩個(gè)四元組、四個(gè)四元組、五個(gè)四元組，或其它任何期望數(shù)量的四元組。在接下來的討論中，將把大多數(shù)注意力放在四元組M上。應(yīng)理解的是，四元組M只是說明性的，可包括其它類似的四元組(M-1、M+1、等等)。
0023四元組M包括四個(gè)通道的收發(fā)器電路20-0到20-3和一個(gè)單元的時(shí)鐘管理電路30。電路30還可被稱為CMU電路30。每一收發(fā)器通道20可以處理一個(gè)內(nèi)向(in-bound)數(shù)據(jù)流和一個(gè)外向(out-bound)數(shù)據(jù)流。圖1中與每個(gè)收發(fā)器通道20相連的連接線22實(shí)際上代表獨(dú)立的內(nèi)向和外向數(shù)據(jù)引線。而且，每個(gè)內(nèi)向和每個(gè)外向數(shù)據(jù)路徑實(shí)際上是差分的信號路徑，需要一對引線來傳遞一對差分或互補(bǔ)的信號。連接線22通常延伸到現(xiàn)場可編程門陣列10以外的一個(gè)或多個(gè)器件。
0024每個(gè)收發(fā)器通道20能夠通過與該通道相連的連接線24與現(xiàn)場可編程門陣列的核芯60交換數(shù)據(jù)。每一連接線24通常代表若干條并行內(nèi)向的連接線和若干條并行外向的連接線。例如，每一收發(fā)器通道20執(zhí)行的功能之一是將接收到的(內(nèi)向)串行數(shù)據(jù)信號(來自相連的內(nèi)向引線22)轉(zhuǎn)換成多個(gè)并行數(shù)據(jù)信號24，每一信號代表(在任何給定時(shí)間)由那個(gè)通道串行地接收到的數(shù)據(jù)字的位中的一個(gè)位。換言之，在接收器側(cè)，每一通道20可以作為接收到的數(shù)據(jù)信號的串行至并行轉(zhuǎn)換器。在發(fā)送器側(cè)，每一通道20可以執(zhí)行相反的并行至串行操作。因此，與一個(gè)通道相連的連接線24可包括幾個(gè)并行引線，以并行地傳送外向數(shù)據(jù)字的位，且該通道可以將并行數(shù)據(jù)轉(zhuǎn)換成串行形式，通過那個(gè)通道的外向串行引線22輸出。
0025與每一收發(fā)器通道20相連的連接線24可包括其它類型的信號，例如時(shí)鐘、狀態(tài)、和控制信號。這些信號可能在通道和現(xiàn)場可編程門陣列核芯60之間在不同的時(shí)間里以兩個(gè)方向中任一方向流動。
0026在任一或所有收發(fā)器通道20的接收側(cè)執(zhí)行的一個(gè)重要功能就是所謂的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)。這包括接收和正確地譯碼串行數(shù)據(jù)信號，而無需與此數(shù)據(jù)信號完全同步的相伴的時(shí)鐘信號。有一個(gè)參考時(shí)鐘信號，其具有與數(shù)據(jù)信號的比特率相關(guān)的頻率，但不需要在參考時(shí)鐘信號和數(shù)據(jù)信號的轉(zhuǎn)換間有任何特定的相位關(guān)系。CDR電路使用數(shù)據(jù)轉(zhuǎn)換來確定精確的比特率和數(shù)據(jù)信號的相位。有了這些信息，CDR電路產(chǎn)生重定時(shí)數(shù)據(jù)信號和恢復(fù)的時(shí)鐘信號。重定時(shí)數(shù)據(jù)信號是原來接收到的串行數(shù)據(jù)信號的正確譯碼。它也是該信號的“清理后的”形式，且與恢復(fù)的時(shí)鐘信號完全同步(即，相位和頻率都同步)。因此，該重定時(shí)的信號可以在處理它的收發(fā)器通道20的另外的接收器電路中進(jìn)一步處理。例如，這種進(jìn)一步的處理可包括(作為相連通道20中的一個(gè)早期的進(jìn)一步的步驟)將重定時(shí)的數(shù)據(jù)信號從串行形式轉(zhuǎn)換成并行形式。這種恢復(fù)的時(shí)鐘信號可被用于重定時(shí)數(shù)據(jù)信號的至少某些進(jìn)一步處理中。
0027為了執(zhí)行此功能(例如，如上所述的)，每一通道中的CDR電路需要一個(gè)或多個(gè)參考時(shí)鐘信號。這些參考時(shí)鐘信號可不同于上一段中提到的參考時(shí)鐘信號，但可能來源于或部分來源于該參考時(shí)鐘信號。例如，上一段中提到的參考時(shí)鐘信號可以是現(xiàn)場可編程門陣列10的鎖相環(huán)(PLL)電路的一個(gè)輸入，該鎖相環(huán)電路的一個(gè)或多個(gè)輸出信號是一個(gè)或多個(gè)通道20的CDR電路的一個(gè)或多個(gè)參考時(shí)鐘輸入。這種鎖相環(huán)電路的功能為1)“清理”所施加的時(shí)鐘參考信號，2)有效地改變該參考時(shí)鐘頻率，和3)提供同一基本時(shí)鐘信號的多個(gè)相移版本。
0028在接下來的進(jìn)一步討論中為避免混淆，上文所述的施加到CDR電路的一個(gè)鎖相環(huán)的時(shí)鐘類輸出信號可稱為鎖相環(huán)至?xí)r鐘數(shù)據(jù)恢復(fù)參考時(shí)鐘信號、鎖相環(huán)至?xí)r鐘數(shù)據(jù)恢復(fù)時(shí)鐘信號、鎖相環(huán)至?xí)r鐘數(shù)據(jù)恢復(fù)信號等等，以與前兩段提到的其它參考時(shí)鐘信號相區(qū)別，或與前一段提到的作為鎖相環(huán)輸入的參考時(shí)鐘信號相區(qū)別。
0029除如上所述的CDR運(yùn)行所需的以外，在一個(gè)或多個(gè)通道20的發(fā)送器側(cè)還需要鎖相環(huán)輸出信號，例如以便為經(jīng)由(一個(gè)或多個(gè))外向引線22由通道發(fā)送的串行數(shù)據(jù)的輸出提供時(shí)鐘。
0030如本說明書的背景技術(shù)部分提到的，希望現(xiàn)場可編程門陣列10能夠支持具有一個(gè)或多個(gè)比特率的高速串行通信，所述一個(gè)或多個(gè)比特率處于寬范圍的可能比特率中的任意處(或基本上任意處)，且該范圍能延伸到很高的比特率。對任何給定比特率，上述鎖相環(huán)必須能在與該比特率相關(guān)的頻率下運(yùn)行。因此，現(xiàn)場可編程門陣列10的HSSI電路能在其上運(yùn)行的比特率范圍會受到必需的鎖相環(huán)電路能在其上滿意地運(yùn)行的頻率范圍的影響。
0031根據(jù)本發(fā)明，可通過在CMU電路30中包括多個(gè)獨(dú)立的鎖相環(huán)電路40來提高現(xiàn)場可編程門陣列10的鎖相環(huán)電路的運(yùn)行頻率范圍。在圖1所示的說明性實(shí)施例中，CMU 30能夠?yàn)榘ㄔ揅MU電路的四元組中的收發(fā)器通道20提供鎖相環(huán)至?xí)r鐘數(shù)據(jù)恢復(fù)參考時(shí)鐘信號。例如，每一鎖相環(huán)40-0到40-2的一個(gè)或多個(gè)輸出信號42可以通過時(shí)鐘分配電路和引線52施加到任何一個(gè)或多個(gè)通道20-0到20-3。電路50優(yōu)選為可編程的，以選擇將哪個(gè)鎖相環(huán)輸出信號42施加到哪個(gè)引線52并因此施加到哪個(gè)收發(fā)器通道20。
0032考慮必須在622Mbps到12Gbps范圍內(nèi)運(yùn)行的一個(gè)四元組。制造出能滿足這種寬數(shù)據(jù)范圍的基于環(huán)的CDR電路是可能的。然而，很難制造出一個(gè)干凈的CMU鎖相環(huán)來支持此數(shù)據(jù)范圍。這是因?yàn)镃MU鎖相環(huán)具有(且必須具有)一個(gè)相當(dāng)嚴(yán)格的抖動規(guī)范，以滿足許多可能的使用需求，但在該最高數(shù)據(jù)率滿足該規(guī)范不會產(chǎn)生最優(yōu)的系統(tǒng)。一種可能的替代性方案是采用電感電容諧振回路振蕩器電路，其會產(chǎn)生執(zhí)行欠佳且功能不強(qiáng)大的諧振電路。例如，電感電容諧振回路振蕩器電路具有相對較低的抖動并能在很高的頻率運(yùn)行，但具有相對較窄的運(yùn)行頻率范圍。
0033本發(fā)明以下述方式解決了上述問題。鎖相環(huán)0 40-0為寬范圍的基于環(huán)的鎖相環(huán)，其優(yōu)選為能覆蓋從622Mbps到12Gbps的全部頻率范圍。鎖相環(huán)0 40-0在較高側(cè)可能具有相對較差的抖動性能。然而，通過提供另外的鎖相環(huán)40-1和40-2(兩者中任何一個(gè)都可替代鎖相環(huán)0 40-0)，大大減小了這種可能性。
0034鎖相環(huán)1 40-1是最優(yōu)抖動集中在從大約8Gbps到大約10Gbps范圍的窄帶鎖相環(huán)(環(huán)或電感電容)。鎖相環(huán)2 40-2也是抖動集中在從大約9.95Gbps到大約12Gbps范圍的窄帶鎖相環(huán)(極類似于電感電容)。
0035與只依靠一個(gè)寬范圍的環(huán)振蕩器鎖相環(huán)相比，上述寬范圍、基于環(huán)的鎖相環(huán)和至少一個(gè)窄范圍的基于電感電容諧振回路鎖相環(huán)的組合具有最優(yōu)性能。(任何產(chǎn)生寬范圍的電感電容諧振回路鎖相環(huán)的嘗試很可能會導(dǎo)致不可接受的抖動。)提供多個(gè)獨(dú)立的鎖相環(huán)還允許這些鎖相環(huán)中的至少一些針對可能特別重要和/或可能具有特定需求(例如與最大允許抖動有關(guān))的特定數(shù)據(jù)范圍。這包括以例如圖6中所示的方式為每一鎖相環(huán)(或鎖相環(huán)中至少某一個(gè)或多數(shù))特別提供期望的、獨(dú)立的參考時(shí)鐘信號，下面將詳細(xì)描述。
0036可能的進(jìn)一步的改進(jìn)示于圖2。特別地，這些改進(jìn)允許一個(gè)或多個(gè)鎖相環(huán)(尤其是鎖相環(huán)1 40-1和鎖相環(huán)2 40-2)具有可以進(jìn)行頻率范圍擴(kuò)展的后置壓控振蕩器分頻器。例如，圖2所示鎖相環(huán)1 40-1之后跟隨二分頻的分頻器110-1，鎖相環(huán)2 40-2之后跟隨二分頻的分頻器110-2。多路復(fù)用電路112-1(由控制電路114-1控制)允許分頻器110-1要么被使用要么被繞開。類似地，多路復(fù)用電路110-2(由控制電路114-2控制)允許分頻器110-2要么被使用要么被繞開?？刂齐娐?14可以是可編程元件(如配置隨機(jī)存取存儲器(CRAM))的比特)或其它任何期望的控制電路類型。作為通過例如112和114的電路來分開選擇鎖相環(huán)1和鎖相環(huán)2的不分頻或分頻輸出的一種替代行方案，不分頻和分頻輸出都被提供給時(shí)鐘分配電路50(圖1)，所有選擇使用什么信號及這些信號會用在哪里都由電路50確定。(關(guān)于其它方面，圖7示出這種替代類型的結(jié)構(gòu)。)外加分頻器電路110-1，設(shè)計(jì)為支持8Mbps到10Gbps的鎖相環(huán)1也支持4Gbps到5Gbps。類似地，外加分頻器電路110-2，設(shè)計(jì)為支持9.95Gbps到12Gbps的鎖相環(huán)2也支持4.975Gbps到6Gbps。
0037每個(gè)二分頻因數(shù)將分頻器后觀察到的相噪聲改善了大約6分貝。
0038如果需要，可以提供如圖2所示的附加的后置分頻器。例如，可以提供這種附加的后置分頻器以將頻率除以4，除以8，等等。另一方面，這可能并不是必須的，因?yàn)殒i相環(huán)0 40-0能在低于4Gbps提供合理的抖動性能，也能覆蓋鎖相環(huán)1和鎖相環(huán)2及其分頻器110不能覆蓋的6Gbps和8Gbps之間的頻率空白。因此，鎖相環(huán)0 40-0提供了靈活性和寬范圍但也許不是最優(yōu)的抖動，鎖相環(huán)1和鎖相環(huán)2在稍微較窄的運(yùn)行區(qū)域內(nèi)有最優(yōu)的抖動。特別對于基于電感電容的鎖相環(huán)，期望用窄帶來提供最優(yōu)相噪聲。
0039可以用在圖1和圖2中的任一鎖相環(huán)電路40的VCO電路220的說明性形式示于圖3中。VCO電路220包括一個(gè)兩級耦合正交振蕩器240a/240b。每一組件240可以被構(gòu)造成圖4所示(該例中，電路220可被描述成電感電容諧振回路振蕩器電路)或圖5所示(該例中，電路220可被描述成環(huán)振蕩器電路)中的任何一種。圖4和圖5的區(qū)別在于圖4中有電感252而在圖5中則省略了該元件。
0040為了簡要描述圖4，代表性的級240包括PMOS晶體管250a和250b、電感252、電容器254和NMOS晶體管256a1，256a2，256b1和256b2。輸入Q1P施加到晶體管256a1的柵極。輸入Q1N施加到晶體管256b1的柵極。輸出Q2N連接到電感電容諧振回路電路252/254一“端”的節(jié)點(diǎn)。輸出Q2P連接到電感電容諧振回路電路252/254的另一“端”的節(jié)點(diǎn)。為了控制電路220的頻率，可用控制電壓(VCTRL)來控制連接在VCO和電源(晶體管250a和250b的漏極)或VCO和地(晶體管256a2和256b2的源極)之間的可變電容器254或可變電流源(未示出)中的任何一個(gè)。
0041如前所述，盡管沒有電感252，示于圖5中的替代性方案的結(jié)構(gòu)和操作大致類似于圖4。當(dāng)然，圖4和圖5中各元件的尺寸可被設(shè)計(jì)成不同的尺寸，以便根據(jù)需要，為使用不同VCO組件構(gòu)造的鎖相環(huán)提供不同的頻率運(yùn)行范圍。
0042應(yīng)該理解的是，圖3-5所示的僅是說明性的，如果需要，圖1和圖2中任一或全部鎖相環(huán)40可使用其它結(jié)構(gòu)。
0043簡要地概括上文所示和所述的，根據(jù)工業(yè)上可用的標(biāo)準(zhǔn)，這種結(jié)構(gòu)能連續(xù)覆蓋寬數(shù)據(jù)范圍，且在各種關(guān)鍵點(diǎn)上具有最優(yōu)的抖動性能。此外，由于該結(jié)構(gòu)被轉(zhuǎn)用來擴(kuò)大數(shù)據(jù)范圍，因此這種方法允許重用已經(jīng)開發(fā)的電路。例如，如果期望擴(kuò)展該數(shù)據(jù)范圍的上限，這能通過加入另一更高側(cè)鎖相環(huán)(如鎖相環(huán)3，其在圖1和圖2中的參考標(biāo)記為40-3)實(shí)現(xiàn)，并不用重新設(shè)計(jì)整個(gè)寬調(diào)諧范圍。
0044本發(fā)明另一可能的特征圖解于圖6。此為一參考時(shí)鐘方案，其被布置成使每一鎖相環(huán)40具有一針對特定數(shù)據(jù)率范圍的專用參考時(shí)鐘。例如，鎖相環(huán)0 40-0能從參考時(shí)鐘0源310-0得到其參考時(shí)鐘信號。鎖相環(huán)1 40-1能從參考時(shí)鐘1源310-1得到其參考時(shí)鐘信號。鎖相環(huán)2 40-2能從參考時(shí)鐘2源310-2得到其參考時(shí)鐘信號。在鎖相環(huán)0旨在覆蓋從大約622Mbps到大約12Gbps的寬頻率范圍的情況下，參考時(shí)鐘0適于由此鎖相環(huán)使用。在該例中，如果鎖相環(huán)1集中在從大約8Gbps到大約10Gbps的范圍，參考時(shí)鐘1適于集中在此范圍的鎖相環(huán)。如果鎖相環(huán)2集中在從大約9.95Gbps到大約12Gbps的范圍，參考時(shí)鐘2適于由集中在此范圍的鎖相環(huán)使用。
0045時(shí)鐘分配電路50的說明性實(shí)施例詳細(xì)地示于圖7。電路50將CMU 30的輸出信號42傳遞到每一收發(fā)器20的相鄰處。與每一收發(fā)器20相鄰的路由電路410使這些信號中的一個(gè)(或多個(gè))被選擇以應(yīng)用于那個(gè)收發(fā)器。很明顯，這種布局允許CMU 30的任何輸出42施加到任何收發(fā)器20。不同的收發(fā)器20能以任何不同的組合來接收輸出42的相同或不同的輸出。
0046圖7的路由電路的代表性部分的說明性實(shí)施例示于圖8。如果期望將圖8中的一條垂直導(dǎo)線連接到圖示的代表性水平導(dǎo)線52，在那些導(dǎo)線之間的開關(guān)412(如一晶體管)能通過相連的控制電路414閉合?？刂齐娐?14可以是用于圖2的元件114的上述任何類型的電路。
0047圖9示出了本發(fā)明的可能的進(jìn)一步的特征，其允許關(guān)斷未使用的鎖相環(huán)40的電力。在圖9所示的說明性實(shí)施例中，來自(一個(gè)或多個(gè))電源510的電力能通過開關(guān)520-0(例如晶體管)提供到鎖相環(huán)0 40-0。開關(guān)520-0能由來自控制元件530-0的信號接通或關(guān)斷?？刂圃?30-0類似于此處所示和描述的任何其它控制元件(例如圖2中的任何控制元件114)。特別地，控制元件530-0可以是可編程元件，例如配置RAM比特或單元。這樣，該電路可對鎖相環(huán)0 40-0的電源是否開通或關(guān)斷進(jìn)行編程。為鎖相環(huán)1 40-1和鎖相環(huán)2 40-2示出了同樣的配置。因此，開關(guān)520-1根據(jù)控制元件530-1的狀態(tài)將鎖相環(huán)1的電源接通或關(guān)斷。類似地，開關(guān)520-2根據(jù)控制元件530-2的狀態(tài)將鎖相環(huán)2的電源接通或關(guān)斷。該優(yōu)點(diǎn)，即能夠關(guān)斷該裝置一個(gè)具體應(yīng)用中未使用的鎖相環(huán)40的電源，已在本說明書的發(fā)明內(nèi)容部分進(jìn)行了描述。
0048圖10說明了，如果需要，該電路能被配置成使一個(gè)四元組的鎖相環(huán)輸出信號42不僅能由該四元組的通道20使用，還可由一個(gè)或更多其它四元組的通道20使用。在圖10所示的說明性實(shí)施例中，時(shí)鐘分配電路50使四元組M中的任何鎖相環(huán)40的輸出信號42M被四元組M或四元組M+1中任一個(gè)的任何通道20使用。類似地，電路50使四元組M+1中的任何鎖相環(huán)40的輸出信號42M+1被四元組M+1或四元組M中任一個(gè)的任何通道20使用。這種類型的電路配置使一個(gè)四元組的鎖相環(huán)能被另一四元組借用，增加了電路的靈活性。圖10說明的思想并不限于兩個(gè)四元組，可擴(kuò)展到任何期望數(shù)量的四元組。
0049應(yīng)該理解，上述內(nèi)容僅是對本發(fā)明原理的說明，在不脫離本發(fā)明的范圍和精神的情況下，本領(lǐng)域技術(shù)人員能進(jìn)行各種修改。例如，使用三個(gè)鎖相環(huán)40僅是說明性的，如果需要，可以改為使用不同的復(fù)數(shù)個(gè)數(shù)量。在本發(fā)明范圍內(nèi)的修改的另一個(gè)例子，本文提到的具體的頻率和頻率范圍僅是說明性的，如果需要，本發(fā)明能應(yīng)用到其它的頻率和頻率范圍。這些其它的頻率和頻率范圍比本文提到的更高和/或更低，和/或本發(fā)明能應(yīng)用到的頻率范圍比本文提到的更寬和/或更窄。
權(quán)利要求
1.現(xiàn)場可編程門陣列上的鎖相環(huán)電路，包括第一鎖相環(huán)電路，其可運(yùn)行在第一相對較寬頻率范圍內(nèi)的基本任何頻率上；和第二鎖相環(huán)電路，其可運(yùn)行在第二相對較窄頻率范圍內(nèi)的基本任何頻率上，所述第二范圍包括在所述第一范圍之內(nèi)。
2.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括第三鎖相環(huán)電路，其可運(yùn)行在第三相對較窄頻率范圍內(nèi)的基本任何頻率上，所述第三范圍包括在所述第一范圍之內(nèi)。
3.根據(jù)權(quán)利要求2所述的電路，其中所述第三范圍至少部分與所述第二范圍分開。
4.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括分頻器電路，其用于對所述第二鎖相環(huán)電路的一個(gè)輸出信號進(jìn)行分頻。
5.根據(jù)權(quán)利要求4所述的電路，其中所述分頻器電路將所述輸出信號的頻率除以2。
6.根據(jù)權(quán)利要求4所述的電路，其中所述分頻器電路將所述輸出信號的頻率除以4。
7.根據(jù)權(quán)利要求4所述的電路，其中所述分頻器電路將所述輸出信號的頻率除以8。
8.根據(jù)權(quán)利要求4所述的電路，進(jìn)一步包括路由電路，其允許選擇使用所述第二鎖相環(huán)電路的所述輸出信號或所述分頻器電路的一個(gè)輸出信號。
9.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括路由電路，其允許選擇使用所述第一鎖相環(huán)電路的一個(gè)輸出信號或所述第二鎖相環(huán)電路的一個(gè)輸出信號。
10.根據(jù)權(quán)利要求9所述的電路，進(jìn)一步包括收發(fā)器電路；且其中所述路由電路允許所述收發(fā)器電路選擇使用所述第一鎖相環(huán)電路的所述輸出信號或所述第二鎖相環(huán)電路的所述輸出信號。
11.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括第一和第二參考時(shí)鐘信號源，其分別用于所述第一和第二鎖相環(huán)電路中。
12.根據(jù)權(quán)利要求11所述的電路，其中所述第一和第二參考時(shí)鐘信號源具有各自不同的第一和第二頻率。
13.根據(jù)權(quán)利要求1所述的電路，其中所述第一范圍從大約622Mbps到大約12Gbps，且其中所述第二范圍從大約8Gbps到大約10Gbps。
14.根據(jù)權(quán)利要求2所述的電路，其中所述第一范圍從大約622Mbps到大約12Gbps，且其中所述第二范圍從大約8Gbps到大約10Gbps，且其中所述第三范圍從大約9.95Gbps到大約12Gbps。
15.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括電源電路，其用于所述鎖相環(huán)電路中的至少一個(gè)；和控制電路，其選擇性地將所述電源電路的電力施加到所述鎖相環(huán)電路中的所述至少一個(gè)上。
16.根據(jù)權(quán)利要求15所述的電路，其中所述控制電路對于是否將所述電源電路的電力施加到所述鎖相環(huán)電路中的所述至少一個(gè)上是可編程的。
17.現(xiàn)場可編程門陣列電路，包括多個(gè)收發(fā)器通道；現(xiàn)場可編程門陣列核芯電路；多個(gè)鎖相環(huán)電路，每個(gè)鎖相環(huán)電路可運(yùn)行在分別與該鎖相環(huán)電路相關(guān)的頻率范圍中的基本任何頻率上；和路由電路，其將信號從每一所述鎖相環(huán)電路選擇性地路由到任一所述收發(fā)器通道。
18.根據(jù)權(quán)利要求17所述的電路，其中所述路由電路可編程以選擇所述路由。
19.根據(jù)權(quán)利要求17所述的電路，其中所述多個(gè)鎖相環(huán)電路包括至少第一和第二鎖相環(huán)電路，其中所述第二鎖相環(huán)電路的范圍在所述第一鎖相環(huán)電路的范圍內(nèi)。
20.根據(jù)權(quán)利要求17所述的電路，其中每一所述鎖相環(huán)電路包括各自的壓控振蕩器電路，且其中所述壓控振蕩器電路中至少一個(gè)壓控振蕩器電路的類型不同于所述壓控振蕩器電路中至少一個(gè)其它壓控振蕩器電路的類型。
21.根據(jù)權(quán)利要求19所述的電路，其中所述第一鎖相環(huán)電路包括基于環(huán)的壓控振蕩器電路，且其中所述第二鎖相環(huán)電路包括基于電感電容諧振回路振蕩器的壓控振蕩器電路。
22.用于現(xiàn)場可編程門陣列的鎖相環(huán)電路，包括第一鎖相環(huán)電路，其包括基于環(huán)的壓控振蕩器電路，且其可運(yùn)行在第一相對較寬頻率范圍內(nèi)的基本任何頻率上；和第二鎖相環(huán)電路，其包括基于電感電容諧振回路振蕩器的壓控振蕩器電路，且其可運(yùn)行在第二相對較窄頻率范圍內(nèi)的基本任何頻率上，所述第二頻率包括在所述第一范圍內(nèi)且接近所述第一范圍的上端。
23.根據(jù)權(quán)利要求22所述的電路，進(jìn)一步包括分頻器電路，其對所述第二鎖相環(huán)電路的一個(gè)輸出信號的頻率進(jìn)行分頻。
24.根據(jù)權(quán)利要求23所述的電路，其中所述分頻器電路將所述頻率除以2。
25.根據(jù)權(quán)利要求24所述的電路，進(jìn)一步包括路由電路，其用于選擇使用以下任一信號所述第一鎖相環(huán)電路的輸出信號、所述第二鎖相環(huán)電路的輸出信號，或所述分頻電路的輸出信號。
26.根據(jù)權(quán)利要求25所述的電路，進(jìn)一步包括用于所述現(xiàn)場可編程門陣列的收發(fā)器電路；且其中所述路由電路將選擇使用的信號施加到所述收發(fā)器電路。
27.根據(jù)權(quán)利要求26所述的電路，其中所述收發(fā)器電路是用于所述現(xiàn)場可編程門陣列的多個(gè)收發(fā)器電路中的一個(gè)；且其中所述路由電路允許選擇所述信號中不同的信號供所述收發(fā)器中不同的收發(fā)器使用。
28.現(xiàn)場可編程門陣列電路，包括多個(gè)收發(fā)器通道；現(xiàn)場可編程門陣列核芯電路；第一、第二和第三鎖相環(huán)電路，所述第一鎖相環(huán)電路可運(yùn)行在第一相對較寬頻率范圍內(nèi)的基本任何頻率上，所述第二鎖相環(huán)電路可運(yùn)行處于所述第一范圍內(nèi)的在第二相對較窄頻率范圍內(nèi)的基本任何頻率上，所述第三鎖相環(huán)電路可運(yùn)行在第三相對較窄頻率范圍內(nèi)的基本任何頻率上，所述第三相對較窄頻率范圍處于所述第一范圍內(nèi)但不同于所述第二范圍；和路由電路，其允許將任一所述鎖相環(huán)電路的輸出信號施加到任一所述收發(fā)器通道。
29.根據(jù)權(quán)利要求28所述的電路，其中所述路由電路對于如何選擇應(yīng)用到收發(fā)器通道的信號是可編程的。
全文摘要
一種現(xiàn)場可編程門陣列(FPGA)可包括數(shù)據(jù)接收器和/或發(fā)送器電路，其適于以寬范圍的可能頻率或數(shù)據(jù)率中的任何頻率(一個(gè)或多個(gè))或數(shù)據(jù)率(一個(gè)或多個(gè))接收和/或發(fā)送數(shù)據(jù)。該接收器和/或發(fā)送器電路的操作需要鎖相環(huán)(PLL)電路。為了在寬頻率范圍內(nèi)獲得滿意的操作，提供了多個(gè)鎖相環(huán)電路。這些鎖相環(huán)電路中的一個(gè)能夠運(yùn)行在整個(gè)頻率范圍內(nèi)，其可能在該范圍的某些部分具有比該范圍的其他部分更好的抖動性能。可提供一個(gè)或多個(gè)集中在寬范圍的特定部分的其它鎖相環(huán)電路，尤其是在第一次提到的鎖相環(huán)的抖動性能不足以滿足某些可能的需要時(shí)。
文檔編號H03K19/0175GK1976230SQ20061014689
公開日2007年6月6日 申請日期2006年11月27日 優(yōu)先權(quán)日2005年12月2日
發(fā)明者S·Y·舒馬拉耶夫, R·帕特爾 申請人:阿爾特拉公司