專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別是涉及容易且高精度地進行利用PLL(鎖相環(huán)路)電路同步的多個時鐘區(qū)之間的相位管理的技術(shù)。
背景技術(shù)：
圖19是示出與時鐘信號同步工作的現(xiàn)有的半導(dǎo)體集成電路中多個時鐘區(qū)之間的相位管理的電路圖。
PLL電路501具有用于輸入基準時鐘的基準時鐘輸入端子506和用于輸入反饋時鐘的反饋時鐘輸入端子507。另外，PLL電路501還具有用于輸出A時鐘的A時鐘輸出端子508，A時鐘輸出端子508與CMOS緩沖電路510的輸入端子連接。設(shè)來自A時鐘輸出端子508的A時鐘為OUT-A。CMOS緩沖電路510具有用于時鐘區(qū)之間的相位管理的延遲值Td。CMOS緩沖電路510的輸出部與作為時鐘分配電路的A時鐘驅(qū)動器502的輸入端子連接。由A時鐘驅(qū)動器502分配的A時鐘被傳送至A時鐘區(qū)504。A時鐘區(qū)504上的A時鐘被輸入至PLL電路501的反饋時鐘輸入端子507。另外，PLL電路501還具有用于輸出B時鐘的B時鐘輸出端子509。設(shè)來自B時鐘輸出端子509的B時鐘為OUT-B。B時鐘輸出端子509與作為時鐘分配電路的B時鐘驅(qū)動器503的輸入端子連接。被B時鐘驅(qū)動器503分配的B時鐘被傳送至B時鐘區(qū)505。
下面對圖19的電路的工作進行說明。
PLL電路501根據(jù)從基準時鐘輸入端子506輸入的基準時鐘和輸入到反饋時鐘輸入端子507的反饋時鐘，生成具有規(guī)定頻率和相位的A時鐘和B時鐘。A時鐘和B時鐘的頻率不同，但具有一致的相位。
從A時鐘輸出端子508輸出的A時鐘在被CMOS緩沖電路510延遲Td后被輸入至A時鐘驅(qū)動器502。A時鐘驅(qū)動器502將A時鐘分配至A時鐘區(qū)504。另外，從B時鐘輸出端子509輸出的B時鐘被輸入至B時鐘驅(qū)動器503。B時鐘驅(qū)動器503將B時鐘分配至B時鐘區(qū)505。將多個時鐘分配至半導(dǎo)體集成電路器件內(nèi)部的結(jié)構(gòu)例登載于“USPatent 5,270,592 CLOCK SUPPLY CIRCUIT LAYOUT IN A CIRCUITAREA，(電路區(qū)域中的時鐘供給電路布局)”，還有在半導(dǎo)體集成電路器件內(nèi)部形成PLL電路，產(chǎn)生時鐘信號的例子登載于“US Patent 4,689,581 INTERGRATED CIRCUIT PHASE LOCKED LOOP TIMINGAPPARATUS(集成電路鎖相環(huán)路定時裝置)”和“1992 Symposium on VLSICircuits Digest of Technical Papers(超大規(guī)模集成電路1992年研討會技術(shù)論文摘要)pp.84-85，A Dual PLL Based MultiFrequency Clock Distribution Scheme(基于雙PLL的多頻時鐘分配方案)”。
一般說來，需要對傳送至A時鐘區(qū)504的A時鐘和傳送至B時鐘區(qū)505的B時鐘進行管理，使其保持規(guī)定的相位差。另一方面，當A時鐘驅(qū)動器502的延遲值與B時鐘驅(qū)動器503的延遲值不同時，輸入至A時鐘區(qū)504的A時鐘與輸入至B時鐘區(qū)505的B時鐘的相位差與規(guī)定的相位差相比則略有不同。于是，借助于對A時鐘驅(qū)動器502的延遲值和B時鐘驅(qū)動器503的延遲值分別用電路模擬進行估計，對CMOS緩沖電路510設(shè)定將其差值計入在內(nèi)的所期望的延遲值Td，來進行輸入至A時鐘區(qū)504的A時鐘與輸入至B時鐘區(qū)505的B時鐘的相位差管理。
現(xiàn)有的半導(dǎo)體集成電路中的多個時鐘區(qū)之間的相位管理用如上所述的方式進行。因此，存在為了用電路模擬估計延遲值而費時，使設(shè)計期間變長的問題。
另外，由于估計誤差較大，因而還存在相位管理精度降低的問題。

發(fā)明內(nèi)容
本發(fā)明就是為解決上述問題而進行的，其目的在于提供能夠容易而且高精度地進行多個輸入不同頻率的時鐘的時鐘區(qū)之間的相位管理的半導(dǎo)體集成電路。
本發(fā)明的第1方面所述的半導(dǎo)體集成電路包括生成第1時鐘和第2時鐘的PLL電路；將上述第1時鐘分配至第1時鐘區(qū)的第1時鐘驅(qū)動器；將上述第2時鐘分配至第2時鐘區(qū)的第2時鐘驅(qū)動器；在包含上述第1時鐘驅(qū)動器和相位比較電路的第1相位比較環(huán)路上配置的、其延遲量由上述相位比較電路的輸出設(shè)定的第1可變延遲電路；在包含上述第2時鐘驅(qū)動器、上述第1可變延遲電路和上述相位比較電路的第2相位比較環(huán)路上配置的、其延遲量由上述相位比較電路的輸出設(shè)定的第2可變延遲電路；在上述第1相位比較環(huán)路與上述第2相位比較環(huán)路之間進行切換的選擇電路；以及用于將上述第1、第2時鐘區(qū)之間應(yīng)有的規(guī)定相位差反映在上述第2可變延遲電路的延遲量中的相位差導(dǎo)入電路。
本發(fā)明的第2方面所述的半導(dǎo)體集成電路是第1方面所述的半導(dǎo)體集成電路，上述相位差導(dǎo)入電路是在上述第1相位比較環(huán)路中設(shè)置的延遲電路。
本發(fā)明的第3方面所述的半導(dǎo)體集成電路是第1方面所述的半導(dǎo)體集成電路，上述相位差導(dǎo)入電路是生成具有與上述規(guī)定的相位差相等的相位差的上述第1、第2時鐘的上述PLL電路。
本發(fā)明的第4方面所述的半導(dǎo)體集成電路是第1方面所述的半導(dǎo)體集成電路，上述相位差導(dǎo)入電路包括在上述第1相位比較環(huán)路中設(shè)置的延遲電路；以及生成具有比上述規(guī)定的相位差小的相位差的上述第1、第2時鐘的上述PLL電路。
本發(fā)明的第5方面所述的半導(dǎo)體集成電路是第1方面所述的半導(dǎo)體集成電路，上述相位差導(dǎo)入電路是由具有不同的平衡點的第1、第2相位比較電路構(gòu)成的上述相位比較電路，這兩個不同的平衡點具有與上述規(guī)定的相位差相當?shù)南辔徊睢?br> 本發(fā)明的第6方面所述的半導(dǎo)體集成電路是在第1至第5方面的任何一個方面所述的半導(dǎo)體集成電路中，還包含用于控制上述選擇電路的切換的鎖定檢測電路。
本發(fā)明的第7方面所述的半導(dǎo)體集成電路是第6方面所述的半導(dǎo)體集成電路，上述PLL電路包含上述鎖定檢測電路。
本發(fā)明的第8方面所述的半導(dǎo)體集成電路是在第1至第5方面的任何一個方面所述的半導(dǎo)體集成電路中，還包含用于控制上述選擇電路的切換的計數(shù)電路。


圖1是示出實施例1的相位管理的電路圖。
圖2是示出實施例1的PLL電路的電路圖。
圖3是示出實施例1的相位比較電路的電路圖。
圖4是示出實施例1的可變延遲電路的電路圖。
圖5是示出實施例1的相位管理的時序圖。
圖6是示出實施例2的相位管理的電路圖。
圖7是示出實施例2的電壓控制振蕩電路的電路圖。
圖8是示出實施例3的相位管理的電路圖。
圖9是示出實施例4的相位管理的電路圖。
圖10是示出實施例4的鎖定檢測電路的電路圖。
圖11是示出實施例5的相位管理的電路圖。
圖12是示出實施例6的相位管理的電路圖。
圖13是示出實施例7的相位管理的電路圖。
圖14是示出實施例8的相位管理的電路圖。
圖15是示出實施例8的PLL電路的電路圖。
圖16是示出實施例9的相位管理的電路圖。
圖17是示出實施例9的相位比較電路的電路圖。
圖18是示出實施例9的相位管理的時序圖。
圖19是示出現(xiàn)有的相位管理的電路圖。
具體實施例方式
(實施例1)圖1是示出本發(fā)明實施例1的半導(dǎo)體集成電路中多個時鐘區(qū)之間的相位管理的電路圖。
PLL電路101包含用于輸入基準時鐘的基準時鐘輸入端子106和用于輸入反饋時鐘的反饋時鐘輸入端子107。另外，PLL電路101還包含輸出A時鐘的A時鐘輸出端子108。設(shè)來自A時鐘輸出端子108的A時鐘為OUT-A。
A時鐘輸出端子108經(jīng)由接點A與作為時鐘分配電路的A時鐘驅(qū)動器102的輸入端子連接。被A時鐘驅(qū)動器102分配的A時鐘被傳送至A時鐘區(qū)104。A時鐘區(qū)104上的A時鐘輸入至PLL電路101的反饋時鐘被輸入端子107和選擇電路116的“0”輸入端子。另外，PLL電路101還包含用于輸出B時鐘的B時鐘輸出端子109。設(shè)來自B時鐘輸出端子109的B時鐘為OUT-B。
B時鐘輸出端子109經(jīng)由接點B與可變延遲電路111的輸入端子連接。可變延遲電路111的輸出端子與B時鐘驅(qū)動器103的輸入端子連接。被B時鐘驅(qū)動器103分配的B時鐘被傳送至B時鐘區(qū)105。B時鐘區(qū)105上的B時鐘被輸入至選擇電路116的“1”輸入端子。
PLL電路101的A時鐘輸出端子108經(jīng)由接點A與具有用于時鐘區(qū)之間的相位管理的所期望的延遲值Td的CMOS緩沖電路119的輸入端子連接。該CMOS緩沖電路119作為用于將時鐘區(qū)104、105之間所要求的相位差導(dǎo)入可變延遲電路111的相位差導(dǎo)入電路進行工作。CMOS緩沖電路119的輸出端子與選擇電路114的“0”輸入端子連接。選擇電路114的“1”輸入端子經(jīng)由接點B與PLL電路101的B時鐘輸出端子109連接。
選擇電路114的輸出端子與可變延遲電路110的輸入端子連接?？勺冄舆t電路110的輸出端子與相位比較電路112的輸入端子131連接。設(shè)輸入至相位比較電路112的輸入端子131的時鐘為IN-A。選擇電路116的輸出端子與相位比較電路112的輸入端子132連接。設(shè)輸入至相位比較電路112的輸入端子132的時鐘為IN-B。
相位比較電路112的輸出端子與選擇電路115的輸入端子連接。選擇電路115的“0”輸出端子與寄存電路117的輸入端子連接，寄存電路117的輸出端子與可變延遲電路110的控制輸入端子連接。借助于輸入到該控制輸入端子的控制碼，可變延遲電路110可改變其延遲量。即，作為第1可變延遲電路進行工作。
選擇電路115的“1”輸出端子與寄存電路118的輸入端子連接，寄存電路118的輸出端子與可變延遲電路111的控制輸入端子連接。借助于輸入到該控制輸入端子的控制碼，可變延遲電路111可改變其延遲量。即，作為第2可變延遲電路工作。
另外，選擇信號從選擇信號輸入端子113被分別輸入至選擇電路114、115、116的選擇信號輸入端子。
下面對圖1的電路的工作進行說明。另外，在圖5中示出了時序圖。
PLL電路101根據(jù)從基準時鐘輸入端子106輸入的基準時鐘和輸入至反饋時鐘輸入端子107的反饋時鐘，生成規(guī)定的頻率和相位的A時鐘和B時鐘。A時鐘與B時鐘的頻率不同，但具有一致的相位。
圖2示出了PLL電路101的一個結(jié)構(gòu)例。PLL電路101包括相位比較電路151、環(huán)路濾波器152；電壓控制振蕩電路153；以及分頻器154、155。從基準時鐘輸入端子106輸入的基準時鐘在相位比較電路151中與輸入至反饋時鐘輸入端子107的反饋時鐘進行相位比較。比較結(jié)果經(jīng)環(huán)路濾波器152成為控制電壓，控制電壓控制振蕩電路153的振蕩。電壓控制振蕩電路153的振蕩輸出在分頻器154、155中被分頻為A時鐘和B時鐘并輸出。
再返回圖1，選擇電路114、115、116借助于從選擇信號輸入端子113輸入的選擇信號，可以在端子“0”與“1”之間進行切換。通過預(yù)先設(shè)定借助于選擇信號進行切換的時刻，該切換可以自動進行。
首先，借助于選擇信號使選擇電路114、115、116的“0”端子有效。這時，從A時鐘輸出端子108輸出的A時鐘經(jīng)由CMOS緩沖電路119、選擇電路114、可變延遲電路110輸入至相位比較電路112的輸入端子131。另外，從A時鐘輸出端子108輸出的A時鐘還經(jīng)由A時鐘驅(qū)動器102、A時鐘區(qū)104、選擇電路116輸入至相位比較電路112的輸入端子132。借助于這一工作，形成了第1相位比較環(huán)路。
圖3示出了相位比較電路112的一個結(jié)構(gòu)例。相位比較電路112包含相位差檢測電路162和編碼裝置163。在被輸入了的時鐘IN-A的相位比IN-B的相位超前的場合，來自相位差檢測電路162的輸出信號為H電平信號，而在被輸入了的時鐘IN-A的相位比IN-B的相位滯后的場合，來自相位差檢測電路162的輸出信號為L電平信號。編碼裝置163根據(jù)被輸入了的信號形成延遲值控制信號(碼)，并將其輸出至寄存器117(或118)，寄存器117(或118)將延遲值控制信號進行存儲后輸出至可變延遲電路110(或111)。
圖4示出了可變延遲電路110、111的結(jié)構(gòu)。從輸入端子180輸入的時鐘信號經(jīng)由倒相器171、倒相器172從輸出端子182輸出。從輸入端子181輸入的延遲值控制信號經(jīng)由信號分配電路173被輸入至傳輸門電路174、175、176等所具有的傳輸門183、185、187等的NMOS的柵極和倒相器184、186、188等的輸入部。來自倒相器184、186、188等的輸出被輸入至傳輸門183、185、187等的PMOS的柵極。即，傳輸門電路174、175、176等借助于根據(jù)延遲值控制信號使電容器177、178、179等與倒相器171的輸出部連接，而對倒相器171施加負荷，從而增加延遲值。因此，可以根據(jù)被輸入了的延遲值控制信號產(chǎn)生延遲。
這里，利用圖5對在可變延遲電路110中施加至A時鐘的延遲值的變化進行說明。
設(shè)可變延遲電路110的初始延遲值為VDL1，CMOS緩沖電路119中的延遲值為Td。另外，設(shè)端子“0”被選擇時的時鐘IN-A為時鐘IN-A0，其初始狀態(tài)為時鐘IN-A01。從而，時鐘IN-A01與時鐘OUT-A的相位差為Td+VDL1。另一方面，當設(shè)端子“0”被選擇時的時鐘IN-B為時鐘IN-B0時，時鐘IN-B0與時鐘OUT-A的相位差為A時鐘驅(qū)動器102的延遲值Ta。相位比較電路112輸出相應(yīng)于時鐘IN-A01與時鐘IN-B0的相位差的延遲值控制信號。因此，當設(shè)經(jīng)過充分的時間后的時鐘IN-A0為時鐘IN-A02時，該時鐘IN-A02就與時鐘IN-B0一樣，與時鐘OUT-A的相位差為Ta。這時，由可變延遲電路110產(chǎn)生的延遲值為Ta-Td，該延遲值被存儲在寄存器117中。
其次，借助于選擇信號使選擇電路114、115、116的“1”端子為有效。這時，從B時鐘輸出端子109輸出的B時鐘經(jīng)由選擇電路114、可變延遲電路110被輸入至相位比較電路112的輸入端子131。另外，從B時鐘輸出端子109輸出的B時鐘還經(jīng)由可變延遲電路111、B時鐘驅(qū)動器103、B時鐘區(qū)105、選擇電路116被輸入至相位比較電路112的輸入端子132。借助于這一工作，形成了第2相位比較環(huán)路。
下面，利用圖5對在可變延遲電路111中施加至B時鐘的延遲值的變化進行說明。
設(shè)可變延遲電路111的初始延遲值為VDL2，B時鐘驅(qū)動器103中的延遲值為Tb。另外，設(shè)端子“1”被選擇時的時鐘IN-B為時鐘IN-B1，其初始狀態(tài)為時鐘IN-B11。從而，時鐘IN-B11與時鐘OUT-B的相位差為Tb+VDL2。另一方面，當設(shè)端子“1”被選擇時的時鐘IN-A為時鐘IN-A1時，則時鐘IN-A1與時鐘OUT-B的相位差為在寄存電路117中存儲的Ta-Td。相位比較電路112輸出相應(yīng)于時鐘IN-B11與時鐘IN-A1的相位差的延遲值控制信號。因此，當設(shè)經(jīng)過充分的時間后的時鐘IN-B1為時鐘IN-B12時，則該時鐘IN-B12就與時鐘IN-A1一樣，與時鐘OUT-B的相位差為Ta-Td。這時，由可變延遲電路111產(chǎn)生的延遲值為Ta-Td-Tb，該延遲值被存儲在寄存器118中。
之后，在進行通常工作時，對A時鐘區(qū)104供給的A時鐘的延遲量為Ta，對B時鐘區(qū)105供給的B時鐘的延遲量為Ta-Td-Tb與Tb之和，即為Ta-Td。
根據(jù)以上的工作，可以將其相位比分配至A時鐘區(qū)104中的超前一個由CMOS緩沖電路119中產(chǎn)生的延遲值Td的時鐘分配至B時鐘區(qū)105。
這樣，在本實施例1的半導(dǎo)體集成電路中，借助于設(shè)置具有欲進行相位管理所期望的延遲值的CMOS緩沖電路，無需用電路模擬估計各時鐘區(qū)中的延遲值，就可以容易而高精度地進行時鐘區(qū)之間的相位管理。
(實施例2)圖6是示出本發(fā)明實施例2的半導(dǎo)體集成電路中多個時鐘區(qū)之間的相位管理的電路圖。
圖6的電路采用了在圖1的電路中不使用CMOS緩沖電路119，而將A時鐘輸出端子108與選擇電路114的“0”輸入端子直接連接，并且用PLL電路121取代PLL電路101的結(jié)構(gòu)。PLL電路121與PLL電路101一樣，取圖2所示的結(jié)構(gòu)，但設(shè)置了電壓控制振蕩電路191以取代電壓控制振蕩電路153。
在圖7中，示出了電壓控制振蕩電路191的結(jié)構(gòu)。電壓控制振蕩電路191包含振蕩控制電路193和將借助于振蕩控制電路193改變延遲值的奇數(shù)個倒相器194連接起來的環(huán)形振蕩電路192，該電壓控制振蕩電路191借助于將分頻器154、155連接在環(huán)形振蕩電路192的不同部位，在A時鐘與B時鐘之間產(chǎn)生相位差。即，PLL電路121作為用于將時鐘區(qū)104與105之間所要求的相位差導(dǎo)入可變延遲電路111的相位差導(dǎo)入電路進行工作。該相位差不是以延遲值，而是以將環(huán)形振蕩電路192的振蕩周期換算成360o時的角度，即相角來表示。因此，在對時鐘區(qū)之間作為延遲值的相位進行管理的場合，可以將相角換算成延遲值。
在圖6的電路中，對與圖1中的要素有相同功能的要素標以相同的符號，除在PLL電路121中產(chǎn)生相位差Td之外，進行與實施例1相同的工作。因此，這里的詳細說明從略。
這樣，用本實施例2的半導(dǎo)體集成電路，除可得到實施例1的效果外，還能夠不用具有規(guī)定延遲值的CMOS緩沖電路來進行相位管理。
(實施例3)圖8是示出本發(fā)明實施例3的半導(dǎo)體集成電路中多個時鐘區(qū)之間的相位管理的電路圖。
圖8的電路采用了在圖6的電路中將CMOS緩沖電路119連接在A時鐘輸出端子108與選擇電路114的“0”輸入端子之間的結(jié)構(gòu)。即，成為將實施例1與2進行組合的結(jié)構(gòu)，除由PLL電路121中的相角引起的相位差外，還借助于CMOS緩沖電路119中的延遲產(chǎn)生相位差Td。
這里，如設(shè)由PLL電路121中的相角引起的相位差為Td1(＜Td)，CMOS緩沖電路119的延遲值為Td2(＜Td)，則Td＝Td1+Td2。
在圖8的電路中，對與圖1和圖6中的要素有相同功能的要素標以相同的符號，除相位差Td由PLL電路121和CMOS緩沖電路119兩者產(chǎn)生外，進行與實施例1相同的工作。因此，其詳細的說明從略。
這樣，在本實施例3的半導(dǎo)體集成電路中，除可得到實施例1的效果外，由于按PLL電路中的相角和CMOS緩沖電路中的延遲值產(chǎn)生相位差，所以與實施例1相比，還能夠減小對CMOS緩沖電路119設(shè)定的延遲值。
(實施例4)圖9是示出本發(fā)明實施例4的半導(dǎo)體集成電路中的多個時鐘區(qū)之間的相位管理的電路圖。
圖9的電路采用了在圖1的電路中將相位比較電路112的輸出端子與鎖定檢測電路122的輸入端子連接，將鎖定檢測電路122的輸出端子經(jīng)閂鎖電路300與選擇信號輸入端子113連接的結(jié)構(gòu)。
圖10示出了相位比較電路112與鎖定檢測電路122的連接結(jié)構(gòu)。這是從相位差檢測電路162輸出的相位差也輸入至鎖定檢測電路122的結(jié)構(gòu)。
下面對圖9的電路的工作進行說明。當在端子“0”被選擇的狀態(tài)下，相位差為0的時鐘IN-A0和IN-B0以規(guī)定的次數(shù)相繼輸入時，鎖定檢測電路122判定時鐘IN-A0與時鐘IN-B0的相位差為0，經(jīng)閂鎖電路300向選擇信號輸入端子113輸出選擇信號，選擇端子“1”。
這里，閂鎖電路300具有在從閂鎖檢測電路122輸入“1”的場合保持“1”，在從閂鎖檢測電路122輸入“0”的場合不改變所保持內(nèi)容的功能。因此，在從端子“0”切換為端子“1”后，即使在時鐘IN-A0與時鐘IN-B0的相位差不為0的場合，也不發(fā)生向端子“0”的返回。
在圖10中，示出了閂鎖電路300的一個例子。當鎖定檢測電路122輸出“1”時，對倒相器302輸入“1”，從倒相器302向倒相器303輸出“0”，從倒相器303向選擇信號輸入端子113輸出“1”。由于來自倒相器302的輸出“0”還輸入至PMOS晶體管301的柵極，PMOS晶體管301呈導(dǎo)通狀態(tài)，所以電阻304兩端的電位均為H電平，在電阻304中不流過電流。其次，當在該狀態(tài)下鎖定檢測電路122輸出“0”時，電流從電源電位流入電阻304，產(chǎn)生電壓降。因此，對倒相器302的輸入為“1”，閂鎖電路300的保持內(nèi)容不變，對選擇信號輸入端子113輸出“1”。
在圖9的電路中，對與圖1中的要素有相同功能的要素標以相同的符號，除鎖定檢測電路122進行選擇電路114、115、116的自動切換外，進行與實施例1相同的工作。因此，其詳細的說明從略。
這樣，在本實施例4的半導(dǎo)體集成電路中，除可得到實施例1的效果外，還可以不設(shè)定借助于選擇信號進行切換的時刻，自動地切換選擇電路。
(實施例5)圖11是示出本發(fā)明實施例5的半導(dǎo)體集成電路中多個時鐘區(qū)之間的相位管理的電路圖。
圖11的電路采用了在圖9的電路中不用CMOS緩沖電路119，而將A時鐘輸出端子108與選擇電路114的“0”輸入端子直接連接，并且用PLL電路121取代PLL電路101的結(jié)構(gòu)。即為將實施例2與4進行組合的結(jié)構(gòu)。
PLL電路121與PLL電路101一樣，取圖2所示的結(jié)構(gòu)，但設(shè)置了圖7的電壓控制振蕩電路191以取代電壓控制振蕩電路153。
在圖11的電路中，對與圖6和圖9中的要素有相同功能的要素標以相同的符號，除由PLL電路121產(chǎn)生相位差Td，以及鎖定檢測電路122進行選擇電路114、115、116的自動切換外，進行與實施例1相同的工作。因此，其詳細的說明從略。
這樣，在本實施例5的半導(dǎo)體集成電路中，可得到實施例2和4兩者的效果。
(實施例6)圖12是示出本發(fā)明實施例6的半導(dǎo)體集成電路中多個時鐘區(qū)之間的相位管理的電路圖。
圖12的電路采用了在圖11的電路中將CMOS緩沖電路119連接在A時鐘輸出端子108與選擇電路114的“0”輸入端子之間的結(jié)構(gòu)。即為將實施例3與4進行組合的結(jié)構(gòu)。
在圖12的電路中，對與圖8和圖9中的要素有相同功能的要素標以相同的符號，除相位差Td由PLL電路121中的相角和CMOS緩沖電路119中的延遲兩者構(gòu)成，以及鎖定檢測電路122進行選擇電路114、115、116的自動切換外，進行與實施例1相同的工作。因此，其詳細的說明從略。
這樣，在本實施例6的半導(dǎo)體集成電路中，可得到實施例3和4兩者的效果。
(實施例7)圖13是示出本發(fā)明實施例7的半導(dǎo)體集成電路中多個時鐘區(qū)之間的相位管理的電路圖。
圖13的電路采用了在圖1的電路中將相位比較電路112的輸入端子131或132與計數(shù)電路123的輸入端子連接，將計數(shù)電路123的輸出端子與選擇信號輸入端子連接的結(jié)構(gòu)。
下面對圖13的電路的工作進行說明。在端子“0”被選擇的狀態(tài)下，當計數(shù)電路123對IN-A或IN-B的電壓轉(zhuǎn)變按設(shè)定的規(guī)定次數(shù)進行計數(shù)時，計數(shù)電路123按選擇信號選擇端子“1”。另外，計數(shù)電路123，每當計至設(shè)定的規(guī)定次數(shù)時，就進行交互切換端子“ 0”與端子“1”的工作。從而進行可變延遲電路110的延遲值與可變延遲電路111的延遲值交互變換的工作。
在圖13的電路中，對與圖1中的要素有相同功能的要素標以相同的符號，除計數(shù)電路123進行選擇電路114、115、116的自動切換外，進行與實施例1相同的工作。因此，其詳細的說明從略。
這樣，用本實施例7的半導(dǎo)體集成電路，除可得到實施例1的效果外，還具有可以不設(shè)定按選擇信號進行切換的時刻，自動地切換選擇電路的效果。另外，由于可變延遲電路110的延遲值與可變延遲電路111的延遲值可以交互變換，所以即使是在工作過程中因溫度變化等致使Ta、Tb發(fā)生變化的場合，也能進行穩(wěn)定的相位管理。還有，在如實施例2、3那樣，在PLL電路中產(chǎn)生相位差Td的場合，也可以使用該計數(shù)電路123。
(實施例8)圖14是示出本發(fā)明實施例8的半導(dǎo)體集成電路中多個時鐘區(qū)之間的相位管理的電路圖。
圖14的電路是在圖9的電路中不設(shè)置鎖定檢測電路122，并且用具有鎖定檢測電路211的PLL電路124取代PLL電路101的電路。
在圖15中示出了PLL電路124的結(jié)構(gòu)。圖15采用了在圖2所示的PLL電路101的結(jié)構(gòu)中，將相位比較電路151的輸出端子還連接至鎖定檢測電路211的輸入端子，將鎖定檢測電路211的輸出端子連接至選擇信號輸入端子113的結(jié)構(gòu)。
下面對圖15的電路的工作進行說明。輸入至PLL電路124的基準時鐘與反饋時鐘的相位差被相位比較電路151檢測，并被輸入至鎖定檢測電路211。
在一般的PLL電路中，在多數(shù)情況下基準時鐘與反饋時鐘的相位差變?yōu)?之前的時間比時鐘IN-A與IN-B的相位差變?yōu)?之前的時間長。因此，當在端子“0”被選擇的狀態(tài)下，相位差為0的時鐘IN-A和IN-B以規(guī)定的次數(shù)相繼輸入時，鎖定檢測電路211判定IN-A與IN-B0的相位差為0，按選擇信號選擇端子“1”。
在圖14的電路中，對與圖9中的要素有相同功能的要素標以相同的符號，除以鎖定檢測電路211代替鎖定檢測電路122進行選擇電路114、115、116的自動切換外，進行與實施例4相同的工作。因此，其詳細的說明從略。
這樣，在本實施例8的半導(dǎo)體集成電路中，由于使用了在PLL電路124中內(nèi)置的鎖定檢測電路211，所以與另設(shè)鎖定檢測電路的場合相比，可以減小布局面積和功耗。另外，在如實施例2、3那樣在PLL電路中產(chǎn)生相位差Td的場合，也可以使用該PLL電路124。
(實施例9)圖16是示出本發(fā)明實施例9的半導(dǎo)體集成電路中多個時鐘區(qū)之間的相位管理的電路圖。
圖16的電路采用了在圖1的電路中不用CMOS緩沖電路119，而將A時鐘輸出端子108與選擇電路114的“0”輸入端子直接連接，并且用相位比較電路125取代相位比較電路112的結(jié)構(gòu)。選擇信號輸入端子113與相位比較電路125的輸入端子連接。
在圖16的電路中，對與圖1中的要素有相同功能的要素標以相同的符號，進行與實施例1相同的工作。
在圖17中示出了相位比較電路125的結(jié)構(gòu)。相位比較電路125包含相位比較電路112、XOR電路221、相位差檢測電路222、編碼裝置223以及選擇電路230。
相位差檢測電路222包含PMOS晶體管224、NMOS晶體管225、恒流電路228、恒流電路229以及電容器226，編碼裝置223具有模數(shù)轉(zhuǎn)換電路227。
IN-A和IN-B從輸入端子131、132被輸入至XOR電路221。XOR電路221的輸出端子與PMOS晶體管224的柵極和NMOS晶體管225的柵極連接。PMOS晶體管224的源極與恒流電路228連接，恒流電路228與電源電位Vdd連接。NMOS晶體管225的源極與恒流電路229連接，恒流電路229接地。PMOS晶體管224的漏極與NMOS晶體管225的漏極在接點C處連接。接點C被連接至模數(shù)轉(zhuǎn)換電路227的輸入端以及其一端接地的電容器226的另一端。模數(shù)轉(zhuǎn)換電路227的輸出端與選擇電路230的“1”輸入端子連接。
另外，XOR電路221的各個輸入端子分別與相位比較電路112的各個輸入端子連接。相位比較電路112的輸出端子與選擇電路230的“0”輸入端子連接。選擇信號從選擇信號輸入端子113被輸入至選擇電路230，選擇電路230的輸出就是相位比較電路125的輸出。
這里，對相位比較電路125的工作進行說明。在端子“0”被選擇的場合，與實施例1的場合一樣，借助于相位比較電路112，延遲值控制信號以時鐘IN-A與時鐘IN-B的相位差為0的方式從選擇電路230被輸出。
在端子“1”被選擇的場合，時鐘IN-A和時鐘IN-B被輸入至XOR電路221，其輸出被輸入至PMOS晶體管224的柵極和NMOS晶體管225的柵極。當所輸入的時鐘IN-A與時鐘IN-B的相位差大時，來自XOR電路221的輸出信號的H電平信號的比例增高；當相位差小時，L電平信號的比例增高。因此，當時鐘IN-A與IN-B的相位差大時，由于從電容器226經(jīng)過NMOS晶體管225流入恒流電路229的電流比從恒流電路228經(jīng)過PMOS晶體管224流入電容器226的電流大，所以電容器放電。該C點的電位，經(jīng)過模數(shù)轉(zhuǎn)換電路227作為延遲值控制信號(碼)從選擇電路230的“1”端子輸出至寄存器118，寄存器118將延遲值控制信號進行存儲之后輸出至可變延遲電路111。因此，經(jīng)過充分長的時間后，從恒流電路228經(jīng)過PMOS晶體管224流入電容器226的電流與從電容器226經(jīng)過NMOS晶體管225流入恒流電路229的電流有相等的值。達到該穩(wěn)定狀態(tài)時的IN-A與IN-B的相位差由流過恒流電路228和恒流電路229的電流值決定。即，由具有不同平衡點的2個相位比較電路構(gòu)成的相位比較電路125作為用于將時鐘區(qū)104與105之間所要求的相位差導(dǎo)入可變延遲電路111的相位差導(dǎo)入電路進行工作。這里，設(shè)該相位差為Td。
下面對圖16和圖17的電路的工作進行說明。首先，借助于選擇信號使選擇電路114、115、116、230的端子“0”為有效。這時，從選擇電路230輸出的信號是來自相位比較電路112的輸出信號。
這時，從A時鐘輸出端子108輸出的A時鐘經(jīng)由選擇電路114、可變延遲電路110被輸入至相位比較電路125的輸入端子131。另外，從A時鐘輸出端子108輸出的A時鐘還經(jīng)由A時鐘驅(qū)動器102、A時鐘區(qū)104、選擇電路116被輸入至相位比較電路125的輸入端子132。借助于該工作形成第1相位比較環(huán)路。
這里，利用圖18對在可變延遲電路110中施加于A時鐘的延遲值的變化進行說明。
設(shè)可變延遲電路110的初始延遲值為VDL1。設(shè)端子“0”被選擇時的時鐘IN-A為時鐘IN-A0，其初始狀態(tài)為時鐘IN-A01。從而，時鐘IN-A01與時鐘OUT-A的相位差為VLD1。另一方面，當設(shè)端子“0”被選擇時的時鐘IN-B為時鐘IN-B0時，則時鐘IN-B0與時鐘OUT-A的相位差為A時鐘驅(qū)動器102中的延遲值Ta。相位比較電路112輸出相應(yīng)于時鐘IN-A01與時鐘IN-B0的相位差的延遲值控制信號。因此，當設(shè)經(jīng)過充分時間后的時鐘IN-A0為時鐘IN-A02時，該時鐘IN-A02與時鐘IN-B0一樣，與時鐘OUT-A的相位差為Ta。這時，由可變延遲電路110產(chǎn)生的延遲值為Ta，該延遲值被存入寄存器117中。
其次，借助于選擇信號使選擇電路114、115、116、230的端子“1”為有效。這時，從B時鐘輸出端子109輸出的B時鐘經(jīng)由選擇電路114、可變延遲電路110被輸入至相位比較電路125的輸入端子131。另外，從B時鐘輸出端子109輸出的B時鐘還經(jīng)由可變延遲電路111、B時鐘驅(qū)動器103、B時鐘區(qū)105、選擇電路116被輸入至相位比較電路125的輸入端子132。借助于該工作形成第2相位比較環(huán)路。
下面，利用圖18對在可變延遲電路111中施加于B時鐘的延遲值的變化進行說明。
設(shè)可變延遲電路111的初始延遲值為VDL2，B時鐘驅(qū)動器103中的延遲值為Tb。另外，設(shè)端子“1”被選擇時的時鐘IN-B為時鐘IN-B1，其初始狀態(tài)為時鐘IN-B11。從而，時鐘IN-B11與時鐘OUT-B的相位差為Tb+VDL2。另一方面，當設(shè)端子“1”被選擇時的時鐘IN～A為時鐘IN-A1時，時鐘IN-A1與時鐘OUT-B的相位差為在寄存器電路117中存儲的Ta。相位比較電路125輸出相應(yīng)于時鐘IN-A1與時鐘IN-B11的相位差的延遲值控制信號。因此，當設(shè)經(jīng)過充分時間后的時鐘IN-B1為時鐘IN-B12時，則該時鐘IN-B12與時鐘OUT-B的相位差為Ta-Td。這時，在可變延遲電路111中產(chǎn)生的延遲值為Ta-Td-Tb，該延遲值被存入寄存器118中。
其后，在進行通常工作時，對A時鐘區(qū)104供給的A時鐘的延遲量為Ta，對B時鐘區(qū)105供給的B時鐘的延遲量為Ta-Td-Tb與Tb之和，即為Ta-Td。
根據(jù)以上的工作，可以將其相位比分配至A時鐘區(qū)104中的超前一個由相位比較電路125中產(chǎn)生的延遲值Td的時鐘分配至B時鐘區(qū)105。
這樣，在本實施例9的半導(dǎo)體集成電路中，除可得到實施例1的效果外，還可以既不用CMOS緩沖電路，也不用具有環(huán)形振蕩電路的PLL電路來進行相位管理。另外，在如實施例2、3那樣在PLL電路中產(chǎn)生相位差Td的場合，也可以使用該相位比較電路125。
如上所述，由于本發(fā)明的第1方面所述的半導(dǎo)體集成電路包括生成第1時鐘和第2時鐘的PLL電路；將上述第1時鐘分配至第1時鐘區(qū)的第1時鐘驅(qū)動器；將上述第2時鐘分配至第2時鐘區(qū)的第2時鐘驅(qū)動器；在包含上述第1時鐘驅(qū)動器和相位比較電路的第1相位比較環(huán)路上配置的、其延遲量由上述相位比較電路的輸出設(shè)定的第1可變延遲電路；在包含上述第2時鐘驅(qū)動器、上述第1可變延遲電路和上述相位比較電路的第2相位比較環(huán)路上配置的、其延遲量由上述相位比較電路的輸出設(shè)定的第2可變延遲電路；在上述第1相位比較環(huán)路與上述第2相位比較環(huán)路之間進行切換的選擇電路；以及用于將上述第1、第2時鐘區(qū)之間應(yīng)有的規(guī)定相位差反映在上述第2可變延遲電路的延遲量中的相位差導(dǎo)入電路，所以在第1、第2相位比較環(huán)路上配置的相位比較電路可以將對在第1、第2相位比較環(huán)路上配置的第1可變延遲電路設(shè)定的延遲量與對在第2相位比較環(huán)路上配置的第2可變延遲電路設(shè)定的延遲量進行比較，并將比較結(jié)果設(shè)定在第2可變延遲電路中。因此，無需用電路模擬對各時鐘區(qū)中的延遲值進行估計，就能容易而高精度地進行時鐘區(qū)之間的相位管理。
另外，由于本發(fā)明的第2方面所述的半導(dǎo)體集成電路是第1方面所述的半導(dǎo)體集成電路，上述相位差導(dǎo)入電路是在上述第1相位比較環(huán)路上設(shè)置的延遲電路，所以借助于對在上述第1相位比較環(huán)路上設(shè)置的延遲電路設(shè)定所期望的延遲值，可以進行時鐘區(qū)之間的相位管理。
另外，由于本發(fā)明的第3方面所述的半導(dǎo)體集成電路是第1方面所述的半導(dǎo)體集成電路，上述相位差導(dǎo)入電路是生成具有與上述規(guī)定的相位差相等的相位差的上述第1、第2時鐘的上述PLL電路，所以無需采用在上述第1相位比較環(huán)路上設(shè)置的延遲電路，就能進行時鐘區(qū)之間的相位管理。
另外，由于本發(fā)明的第4方面所述的半導(dǎo)體集成電路是第1方面所述的半導(dǎo)體集成電路，上述相位差導(dǎo)入電路包括在上述第1相位比較環(huán)路上設(shè)置的延遲電路；以及生成具有比上述規(guī)定的相位差小的相位差的上述第1、第2時鐘的上述PLL電路，所以可以減小對在上述第1相位比較環(huán)路上設(shè)置的延遲電路設(shè)定的延遲量。
另外，由于本發(fā)明的第5方面所述的半導(dǎo)體集成電路是第1方面所述的半導(dǎo)體集成電路，上述相位差導(dǎo)入電路是由具有不同的平衡點的第1、第2相位比較電路構(gòu)成的上述相位比較電路，這兩個不同的平衡點具有與上述規(guī)定的相位差相當?shù)南辔徊?，所以無需采用生成具有上述規(guī)定的相位差的上述第1、第2時鐘的上述PLL電路或在上述第1相位比較環(huán)路中設(shè)置的延遲電路，就能進行時鐘區(qū)之間的相位管理。
另外，由于本發(fā)明的第6方面所述的半導(dǎo)體集成電路是在第1至第5方面的任何一個方面所述的半導(dǎo)體集成電路中，還包含用于控制上述選擇電路的切換的鎖定檢測電路，所以可以利用上述鎖定檢測電路自動進行選擇電路的切換。
另外，由于本發(fā)明的第7方面所述的半導(dǎo)體集成電路是第6方面所述的半導(dǎo)體集成電路，上述PLL電路包含上述鎖定檢測電路，所以與另設(shè)上述鎖定檢測電路的場合相比，可以減小上述半導(dǎo)體集成電路的布局面積和功耗。
另外，由于本發(fā)明的第8方面所述的半導(dǎo)體集成電路是在第1至第5方面的任何一個方面所述的半導(dǎo)體集成電路中，還包含用于控制上述選擇電路的切換的計數(shù)電路，所以可以利用上述計數(shù)電路自動進行選擇電路的切換。另外，上述第1可變延遲電路的延遲值與上述第2可變延遲電路的延遲值可以交互變換。因此，即使是在工作過程中因溫度變化等致使各時鐘區(qū)中的延遲量發(fā)生變化的場合，也能進行穩(wěn)定的相位管理。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，包括生成第1時鐘和第2時鐘的PLL電路；將上述第1時鐘分配至第1時鐘區(qū)的第1時鐘驅(qū)動器；將上述第2時鐘分配至第2時鐘區(qū)的第2時鐘驅(qū)動器；在包含上述第1時鐘驅(qū)動器和相位比較電路的第1相位比較環(huán)路上配置的、其延遲量由上述相位比較電路的輸出設(shè)定的第1可變延遲電路；在包含上述第2時鐘驅(qū)動器、上述第1可變延遲電路和上述相位比較電路的第2相位比較環(huán)路上配置的、其延遲量由上述相位比較電路的輸出設(shè)定的第2可變延遲電路；在上述第1相位比較環(huán)路與上述第2相位比較環(huán)路之間進行切換的選擇電路；以及用于將上述第1、第2時鐘區(qū)之間應(yīng)有的規(guī)定相位差反映在上述第2可變延遲電路的延遲量中的相位差導(dǎo)入電路。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述相位差導(dǎo)入電路是在上述第1相位比較環(huán)路上設(shè)置的延遲電路。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述相位差導(dǎo)入電路是生成具有與上述規(guī)定的相位差相等的相位差的上述第1、第2時鐘的上述PLL電路。
4.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述相位差導(dǎo)入電路包括在上述第1相位比較環(huán)路上設(shè)置的延遲電路；以及生成具有比上述規(guī)定的相位差小的相位差的上述第1、第2時鐘的上述PLL電路。
5.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述相位差導(dǎo)入電路是由具有不同的平衡點的第1、第2相位比較電路構(gòu)成的上述相位比較電路，這兩個不同的平衡點具有與上述規(guī)定的相位差相當?shù)南辔徊睢?br> 6.如權(quán)利要求1至5的任何一項所述的半導(dǎo)體集成電路，其特征在于還包含用于控制上述選擇電路的切換的鎖定檢測電路。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于上述PLL電路包含上述鎖定檢測電路。
8.如權(quán)利要求1至5的任何一項所述的半導(dǎo)體集成電路，其特征在于還包括用于控制上述選擇電路的切換的計數(shù)電路。
全文摘要
本發(fā)明的課題是，提供能夠容易而且高精度地進行多個輸入不同頻率的時鐘的時鐘區(qū)之間的相位管理的半導(dǎo)體集成電路。若設(shè)A時鐘驅(qū)動器102、B時鐘驅(qū)動器103、CMOS緩沖電路119中的時鐘的延遲值分別為Ta、Tb、Td，在選擇電路114、115、116的端子“0”被選擇時，延遲值Ta－Td被存儲在寄存電路117中，當切換成端子“1”時，延遲值Ta－Td－Tb被存儲在寄存電路118中。因此，借助于設(shè)定CMOS緩沖電路119的延遲值，可以設(shè)定A時鐘驅(qū)動器102與B時鐘驅(qū)動器103的相位差。
文檔編號H03L7/22GK1474510SQ0312258
公開日2004年2月11日 申請日期2003年4月21日 優(yōu)先權(quán)日2002年8月9日
發(fā)明者廣田尊則, 石橋敦彥, 彥 申請人:三菱電機株式會社