專利名稱：降低混合信號(hào)抖動(dòng)的集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到降低混合信號(hào)抖動(dòng)的集成電路器件，例如數(shù)模轉(zhuǎn)換器(DAC)。這種集成電路器件包括數(shù)字電路和模擬電路的混合。
背景技術(shù)：
附圖中圖1示出了所謂“電流控制”型常規(guī)DAC的各個(gè)部分。DAC 1被設(shè)計(jì)成用來(lái)將m位數(shù)字輸入字(D1-Dm)轉(zhuǎn)換成相應(yīng)的模擬信號(hào)。
DAC 1包含模擬電路，此模擬電路包括多個(gè)(n個(gè))完全相同的電流源21-2n，其中n＝2m-1。各個(gè)電流源2通過(guò)基本上恒定的電流I。此模擬電路還包括分別對(duì)應(yīng)于n個(gè)電流源21-2n的多個(gè)微分開(kāi)關(guān)電路41-4n。各個(gè)微分開(kāi)關(guān)電路4被連接到其相應(yīng)的電流源2，并將電流源產(chǎn)生的電流I轉(zhuǎn)換到連接于轉(zhuǎn)換器第一連接線A的第一端子或連接于轉(zhuǎn)換器第二連接線B的第二端子。
各個(gè)微分開(kāi)關(guān)電路4接收多個(gè)數(shù)字控制信號(hào)T1-Tn中的一個(gè)(由于以下解釋的理由而被稱為“溫度計(jì)編碼的信號(hào)”)，并根據(jù)涉及到的信號(hào)的數(shù)值而選擇其第一端子或其第二端子。DAC 1的第一輸出電流IA是提供給微分開(kāi)關(guān)電路第一端子的各個(gè)電流之和，而DAC 1的第二輸出電流IB是提供給微分開(kāi)關(guān)電路第二端子的各個(gè)電流之和。
模擬輸出信號(hào)是電壓VA與電壓VB之間的電壓差VA-VB，其中電壓VA由DAC 1的第一輸出電流IA漏入電阻R產(chǎn)生，而電壓VB由轉(zhuǎn)換器的第二輸出電流IB漏入另一個(gè)電阻R產(chǎn)生。
在圖1的DAC中，利用包括二進(jìn)制溫度計(jì)譯碼器6的數(shù)字電路，從二進(jìn)制輸入字D1-Dm得到溫度計(jì)編碼的信號(hào)T1-Tn。譯碼器6如下工作。
當(dāng)二進(jìn)制輸入字D1-Dm具有最低數(shù)值時(shí)，溫度計(jì)編碼的信號(hào)T1-Tn使各個(gè)微分開(kāi)關(guān)電路41-4n選擇其第二端子，致使所有電流源21-2n被連接到第二連接線B。在此情況下，VA＝0，而VB＝nIR。模擬輸出信號(hào)VA-VB＝-nIR。
當(dāng)二進(jìn)制輸入字D1-Dm的數(shù)值逐漸增加時(shí)，譯碼器6產(chǎn)生的溫度計(jì)編碼的信號(hào)T1-Tn使更多的微分開(kāi)關(guān)電路選擇其各自的第一端子(從微分開(kāi)關(guān)電路41開(kāi)始)，而已經(jīng)選擇了其第一端子的任何微分開(kāi)關(guān)電路無(wú)須轉(zhuǎn)換回到其第二端子。當(dāng)二進(jìn)制輸入字D1-Dm的數(shù)值為i時(shí)，前面的i個(gè)微分開(kāi)關(guān)電路41-4i選擇其各自的第一端子，而其余的n-i個(gè)微分開(kāi)關(guān)電路4i+1-4n選擇其各自的第二端子。模擬輸出信號(hào)VA-VB＝(2i-n)IR。
圖2示出了為3位二進(jìn)制輸入字D1-D3(亦即，此例子中m＝3)產(chǎn)生的溫度計(jì)編碼信號(hào)的例子。在此情況下，需要7個(gè)溫度計(jì)編碼的信號(hào)T1-T7(n＝2m-1＝7)。
如圖2所示，二進(jìn)制溫度計(jì)譯碼器6產(chǎn)生的溫度計(jì)編碼信號(hào)T1-Tn遵照所謂溫度計(jì)碼，其中已知當(dāng)r階信號(hào)Tr被激活(設(shè)定為“1”)時(shí)，所有低階信號(hào)T1-T(r-1)也將被激活。
溫度計(jì)編碼在電流控制型DAC中是普遍使用的，隨著二進(jìn)制輸入字的增大，更多的電流源被轉(zhuǎn)換到第一連接線A，而已經(jīng)被轉(zhuǎn)換到此A線的任何電流源無(wú)須轉(zhuǎn)換到其它的B線。因此，DAC的輸入/輸出特性是單調(diào)的，且輸入字中的1的改變引起的故障脈沖小。
但當(dāng)希望以非常高的速度(例如100MHz或更高)來(lái)運(yùn)行這種DAC時(shí)，發(fā)現(xiàn)在第一和第二連接線A和B之一或二者中可能出現(xiàn)故障，產(chǎn)生DAC模擬輸出信號(hào)VA-VB的存儲(chǔ)錯(cuò)誤。模擬輸出信號(hào)中的這些故障可以是與編碼有關(guān)的，并導(dǎo)致諧波畸變或甚至輸出譜中的非諧波刺點(diǎn)。下面總結(jié)了這些故障的一些原因。
數(shù)字電路(二進(jìn)制溫度計(jì)譯碼器6和其它數(shù)字電路)被要求極快地開(kāi)關(guān)，且其柵數(shù)目很大。因此，數(shù)字電路的電流消耗在高的運(yùn)行速度下可以高達(dá)20mA/100MHz。快速的開(kāi)關(guān)速度與大的電流消耗的這種組合，不可避免地將大的噪聲引入到電源線中。雖然先前曾經(jīng)考慮過(guò)將模擬電路的電源(例如圖1中的電流源21-2n和微分開(kāi)關(guān)電路41-4n)分隔于數(shù)字電路的電源，但當(dāng)要求最高的性能水平時(shí)，發(fā)現(xiàn)僅僅有這一措施是不能完全令人滿意的。特別是，來(lái)自二進(jìn)制溫度計(jì)譯碼器6的工作的噪聲，能夠?qū)е马憫?yīng)數(shù)字輸入字D1-Dm不同的變化的溫度計(jì)編碼信號(hào)T1-Tn的變化時(shí)刻的偏移。例如，估計(jì)此偏移可以是幾百皮秒。這一偏移量引起DAC性能的明顯退化，而且與數(shù)據(jù)有關(guān)，此退化難以預(yù)計(jì)。
為了減輕上述的偏移問(wèn)題，曾經(jīng)考慮過(guò)分別對(duì)應(yīng)于溫度計(jì)編碼信號(hào)T1-Tn，在數(shù)字電路和模擬電路之間提供一組鎖存電路，這些鎖存器由公共的定時(shí)信號(hào)來(lái)激活，使其輸出同時(shí)改變。但發(fā)現(xiàn)僅僅有這一措施是不能完全有效清除來(lái)自溫度計(jì)編碼信號(hào)的偏移的。例如發(fā)現(xiàn)，與數(shù)據(jù)有關(guān)的抖動(dòng)仍然保留在鎖存電路的輸出中，且最糟糕情況下的抖動(dòng)大約正比于溫度計(jì)編碼信號(hào)的數(shù)目而增大。于是，對(duì)于(比如說(shuō))64個(gè)溫度計(jì)編碼信號(hào)，最糟糕情況下的抖動(dòng)可以高達(dá)20皮秒，當(dāng)要求高性能時(shí)，這是大得過(guò)分了。
在其整個(gè)內(nèi)容此處列為參考的我們的共同未決英國(guó)專利申請(qǐng)9804587.5(公開(kāi)號(hào)為no.GB-A-2335097)中，已經(jīng)討論了一些上述問(wèn)題。在GB-A-2335097中，一組鎖存器被提供在數(shù)字電路和模擬電路之間，各個(gè)數(shù)字電路部分、鎖存電路部分、和模擬電路部分，配備有其自身的電源端子，用來(lái)連接到不同的芯片外電源。GB-A-2335097還公開(kāi)了一種三重阱構(gòu)造的應(yīng)用和利用屏蔽來(lái)降低不同電路部分電源之間的耦合。
但即使采用上述這些技術(shù)，本發(fā)明人仍然發(fā)現(xiàn)在大多數(shù)應(yīng)用要求中，明顯的抖動(dòng)仍然來(lái)自各種來(lái)源的噪聲引起的電源變化。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了一種混合信號(hào)集成電路器件，它包含可用來(lái)根據(jù)接收到的輸入信號(hào)而產(chǎn)生輸出信號(hào)的信號(hào)處理電路，輸出信號(hào)的產(chǎn)生開(kāi)始于定時(shí)信號(hào)確定的時(shí)刻，并結(jié)束于相對(duì)于所述定時(shí)信號(hào)延遲了一個(gè)延遲時(shí)間的時(shí)刻。所述信號(hào)處理電路包括至少一個(gè)提供延遲的部分，它提供所述延遲時(shí)間，此延遲時(shí)間受到施加于提供延遲的部分的電源電壓變化的影響；以及至少一個(gè)內(nèi)部電源調(diào)壓器，當(dāng)器件處于使用時(shí)，用來(lái)連接到器件外部的電源，以便從中接收外部電源電壓，并可用來(lái)從外部電源電壓獲得被調(diào)整了的內(nèi)部電源電壓，加于所述提供延遲的部分，器件中至少還有一個(gè)電路部分被電源電壓供電而不是被所述調(diào)整過(guò)的內(nèi)部電源電壓供電。


現(xiàn)以舉例的方式來(lái)參照附圖，其中上面討論的圖1示出了常規(guī)DAC的各個(gè)部分；上面討論的圖2提供了一個(gè)表格，示出了從二進(jìn)制輸入字得到的溫度計(jì)編碼信號(hào)；圖3方框圖示出了體現(xiàn)本發(fā)明的混合信號(hào)集成電路器件(DAC)的各個(gè)部分；圖4方框圖更詳細(xì)地示出了圖3的DAC的各個(gè)部分；圖5是電路圖，示出了圖4的鎖存器的示例性構(gòu)造；圖6是電路圖，示出了圖4的模擬單元的示例性構(gòu)造；圖7是用來(lái)說(shuō)明時(shí)鐘-取樣延遲周期的時(shí)間圖；圖8A示出了體現(xiàn)本發(fā)明的具有用來(lái)為鎖存電路饋送延遲時(shí)鐘的延遲元件的DAC的各個(gè)部分；圖8B是用來(lái)說(shuō)明圖8A電路的工作的時(shí)間圖；圖9A示出了體現(xiàn)本發(fā)明的具有二級(jí)鎖存電路的DAC的各個(gè)部分；圖9B是用來(lái)說(shuō)明圖9A電路的工作的時(shí)間圖；圖10A示出了用于本發(fā)明一個(gè)實(shí)施方案的內(nèi)部電源調(diào)壓器的示例性構(gòu)造；圖10B示出了用來(lái)說(shuō)明圖10A調(diào)壓器的元件阻抗變化的曲線；圖11方框圖示出了體現(xiàn)本發(fā)明的另一個(gè)混合信號(hào)集成電路器件(DAC)的各個(gè)部分；而圖12示出了體現(xiàn)本發(fā)明的另一個(gè)混合信號(hào)集成電路器件(DAC)的各個(gè)部分。
具體實(shí)施例方式
在詳細(xì)描述本發(fā)明的實(shí)施方案之前，首先描述一下有關(guān)上述電源變化引起的抖動(dòng)問(wèn)題的進(jìn)一步考慮。
對(duì)于延遲是電源電壓的函數(shù)以及要求表現(xiàn)非常小的抖動(dòng)特性的電路，需要噪聲非常低的電源。特別是對(duì)于CMOS電路更是如此，其中延遲大約正比于電源電壓的平方根，以低的抖動(dòng)工作于高頻(例如高速ADC和DAC)，且其中從時(shí)鐘到輸出的延遲不很小(例如，在時(shí)鐘信號(hào)通過(guò)引起延遲的樹(shù)形電路分配的情況下)。
例如，考慮產(chǎn)生幅度為1V而頻率Fout為100MHz的正弦波作為其模擬輸出信號(hào)的DAC的情況下，此DAC從其時(shí)鐘輸入到其微分開(kāi)關(guān)電路(圖1中的4)的總延遲為1ns。這一輸出信號(hào)的最大偏移速率為2π(Fout)，即0.63V/ns。假設(shè)延遲D正比于電源電壓V的平方根，則1％的電源電壓變化將改變延遲0.5％(因?yàn)镈＝aV0.5，故dD＝0.5aV-0.5dV＝0.5aV0.5dV/V，故dD/D＝0.5dV/V)。因此，電源電壓的1％的改變使延遲改變5ps。在0.63V/ns的偏移速率下，這將引起3.1mV的模擬輸出信號(hào)幅度誤差，即大約-50dBc(亦即相對(duì)于主信號(hào)-50dB)。
在頻率Fs下，電源上的正弦波紋將在Fout±Fs處引起邊帶，導(dǎo)致無(wú)雜散動(dòng)態(tài)范圍(SFDR)退化。對(duì)于90dBc的目標(biāo)SFDR，電源上的波紋必須不超過(guò)0.01％，這在噪聲從各種來(lái)源被耦合到電源的前述考慮的DAC中，是非常難以達(dá)到的。雖然通常推薦提供干凈的低噪聲電源，但在電源電壓變化如此關(guān)鍵的情況下，即使這樣也可能還是不夠的。
圖3示出了體現(xiàn)本發(fā)明的混合信號(hào)集成電路器件100的各個(gè)部分。此實(shí)施方案中的混合信號(hào)集成電路器件100是一種數(shù)模轉(zhuǎn)換器(DAC)，它包含用來(lái)接收數(shù)字二進(jìn)制輸入字D1-Dm(輸入信號(hào))的輸入端102、用來(lái)接收時(shí)鐘(定時(shí))信號(hào)CLK的時(shí)鐘輸入端104、以及用來(lái)輸出模擬輸出信號(hào)OUT的輸出端108。
DAC 100還包含下列多個(gè)信號(hào)處理電路部分時(shí)鐘輸入電路120、時(shí)鐘分配電路130、譯碼電路140、鎖存電路150、開(kāi)關(guān)驅(qū)動(dòng)電路160、以及開(kāi)關(guān)電路170。DAC 100還包含用來(lái)接收對(duì)各個(gè)信號(hào)處理電路部分120-170供電的電源電壓VDD的電源電壓端子106以及地(GND)端子107。
如下面將要更詳細(xì)地描述的那樣，在此實(shí)施方案中，時(shí)鐘分配電路130、鎖存電路150、和開(kāi)關(guān)驅(qū)動(dòng)電路160，還分別配備有其自身的芯片上電源調(diào)壓器110A、110B、和110C，用來(lái)調(diào)整施加到VDD和GND端子的外部電源電壓。如稍后描述的那樣，各個(gè)調(diào)壓器具有相應(yīng)的連接端子109A-109C。
DAC 100可在預(yù)定的工作頻率(取樣速率)FDAC下，被用來(lái)執(zhí)行一系列操作過(guò)程(轉(zhuǎn)換過(guò)程)。例如FDAC是每秒鐘1億個(gè)取樣(100M/s)。
圖3的時(shí)鐘輸入電路120在其輸入端接收定時(shí)時(shí)鐘信號(hào)CLK，并輸出從定時(shí)時(shí)鐘信號(hào)CLK得到的修正的時(shí)鐘信號(hào)CK。時(shí)鐘輸入電路120可以包含時(shí)鐘緩沖電路和/或用來(lái)清除接收到的時(shí)鐘信號(hào)CLK的電路，例如為了確保從時(shí)鐘輸入電路120輸出大致50％占空度時(shí)鐘CK。在其整個(gè)內(nèi)容此處列為參考的我們的共同未決英國(guó)專利申請(qǐng)公布號(hào)為no.GB-A-2356301中，描述了適合于用來(lái)提供大致50％的占空度時(shí)鐘的電路。作為變通，或此外，時(shí)鐘輸入電路120可以包含頻率倍增電路或分頻電路，用來(lái)提供頻率比接收到的時(shí)鐘信號(hào)CLK更高或更低的信號(hào)作為修正的時(shí)鐘信號(hào)CK。
圖3的時(shí)鐘分配電路130可以包含扇出裝置以及進(jìn)一步時(shí)鐘緩沖電路，用來(lái)將芯片上時(shí)鐘信號(hào)CK分配到集成電路器件的各個(gè)部分(例如圖3的譯碼電路140和鎖存電路150)。在其整個(gè)內(nèi)容此處列為參考的我們的共同未決英國(guó)專利申請(qǐng)公布號(hào)為no.GB-A-2356750(見(jiàn)例如圖10)中，描述了時(shí)鐘分配電路的例子。
圖4更詳細(xì)地描述了圖3電路的其它部分。譯碼電路140被連接，以便接收上述m位數(shù)字輸入字D1-Dm。在此實(shí)施方案中，譯碼電路140具有輸出級(jí)，它由根據(jù)數(shù)字輸入字，例如根據(jù)此前討論的圖2的表格分別產(chǎn)生溫度計(jì)編碼信號(hào)T1-Tn的n個(gè)數(shù)字電路DC1-DCn構(gòu)成。鎖存電路150包含一組n個(gè)鎖存電路L1-Ln。各個(gè)鎖存電路被連接，以便接收譯碼電路140產(chǎn)生的各自對(duì)應(yīng)的一個(gè)溫度計(jì)編碼信號(hào)T1-Tn。各個(gè)鎖存電路L1-Ln還接收時(shí)鐘信號(hào)CK。鎖存電路L1-Ln在其輸出端產(chǎn)生分別對(duì)應(yīng)于譯碼電路140產(chǎn)生的溫度計(jì)編碼信號(hào)T1-Tn的各個(gè)鐘控溫度計(jì)信號(hào)TCK1-TCKn。譯碼器電路140也可以配備有一組也被時(shí)鐘信號(hào)CK鐘控的輸入和/或輸出鎖存器。
開(kāi)關(guān)驅(qū)動(dòng)電路160和開(kāi)關(guān)電路170一起包含一組n個(gè)模擬電路AC1-ACn。如下面參照?qǐng)D6進(jìn)一步解釋的那樣，各個(gè)模擬電路AC1-ACn包含開(kāi)關(guān)驅(qū)動(dòng)器和開(kāi)關(guān)，并接收鐘控溫度計(jì)信號(hào)TCK1-TCKn中各自對(duì)應(yīng)的一個(gè)。模擬電路AC1-ACn各具有一個(gè)或多個(gè)模擬輸出端子，且模擬輸出端子處產(chǎn)生的信號(hào)被適當(dāng)?shù)亟M合，以產(chǎn)生一個(gè)或多個(gè)模擬輸出信號(hào)。例如，如在圖1中那樣，各個(gè)電流可以通過(guò)將連接線彼此相加而被加和。在圖4中，用舉例的方法示出了二個(gè)這樣的模擬輸出信號(hào)OUTA和OUTB；這些信號(hào)在圖3中被示意地表示為饋送到輸出端子108的信號(hào)OUT。
圖5和6分別示出了圖4電路的一個(gè)單元的鎖存電路L和模擬電路AC的構(gòu)造例子。
圖5的鎖存電路L是(在此例子中)具有主從結(jié)構(gòu)的微分D型的。圖5電路具有由NAND門62和64構(gòu)成的主觸發(fā)器60以及由NAND門68和70構(gòu)成的從觸發(fā)器66。NAND門72和74各在其一個(gè)輸入端處接收時(shí)鐘信號(hào)CK(圖4)。門72和74的其它輸入端被分別連接到電路的T和T輸入端。T輸入端接收所涉及單元的數(shù)字電路DC所產(chǎn)生的溫度計(jì)編碼信號(hào)T。T輸入端被連接，以便接收互補(bǔ)于溫度計(jì)編碼信號(hào)的信號(hào)T。由于信號(hào)T的任何改變伴隨有信號(hào)T的互補(bǔ)的改變，當(dāng)輸入字改變時(shí)，這降低了施加在電源線上的噪聲，故在此實(shí)施方案中使用了互補(bǔ)的信號(hào)T和T。但若有需要，圖5的電路可以被修正成具有單個(gè)T輸入端，在此情況下，可以在此單個(gè)輸入端與門74的相關(guān)輸入端之間提供額外的轉(zhuǎn)換器(未示出)。
圖5電路還包括連接在主觸發(fā)器60的輸出端M和M與從觸發(fā)器66的輸入端之間的NAND門76和78。這些門76和78接收轉(zhuǎn)換器80產(chǎn)生的時(shí)鐘信號(hào)CK的倒相時(shí)鐘信號(hào)CK。從觸發(fā)器的輸出分別產(chǎn)生相互互補(bǔ)的輸出信號(hào)TCK和TCK。
在圖5電路的使用中，當(dāng)時(shí)鐘信號(hào)CK為高時(shí)，門72和74被啟動(dòng)，強(qiáng)迫主觸發(fā)器60的輸出M和M分別成為與輸入T和T相同的邏輯值，亦即M＝T和M＝T。門76和78被關(guān)閉，故從觸發(fā)器66保持其先前的狀態(tài)。當(dāng)時(shí)鐘信號(hào)CK從HIGH改變到LOW時(shí)，主觸發(fā)器60的輸入端從T和T輸入信號(hào)斷開(kāi)，而從觸發(fā)器66的輸入端被同時(shí)耦合到主觸發(fā)器60的輸出M和M。主觸發(fā)器60因而將其狀態(tài)傳送到從觸發(fā)器66。由于主觸發(fā)器60現(xiàn)在被有效地關(guān)閉，故不能夠在輸出信號(hào)TCK和TCK中出現(xiàn)進(jìn)一步的改變。在時(shí)鐘信號(hào)CK的下一個(gè)上升邊沿處，從觸發(fā)器66從主觸發(fā)器60被去耦并保持其狀態(tài)，而主觸發(fā)器60再次接受輸入信號(hào)T和T。
圖6示出了圖4電路的一個(gè)單元的示例性模擬電路AC的各個(gè)部分。模擬電路AC包含恒流源90和微分開(kāi)關(guān)電路92。恒流源90和微分開(kāi)關(guān)電路92構(gòu)成圖3所示開(kāi)關(guān)電路部分170的一部分。微分開(kāi)關(guān)電路92包含第一和第二PMOS場(chǎng)效應(yīng)晶體管(FET)S1和S2。晶體管S1和S2的各個(gè)源被連接到也連接有電流源90的公共節(jié)點(diǎn)CN。晶體管S1和S2的各個(gè)漏被連接到電路的各個(gè)第一和第二加和輸出端子OUTA和OUTB，在此實(shí)施方案中，所有單元的輸出端子OUTA被連接到一起，且各個(gè)單元的各個(gè)輸出端子OUTB被連接到一起。
各個(gè)晶體管S1和S2具有連接到其柵的相應(yīng)的開(kāi)關(guān)驅(qū)動(dòng)電路951和952。開(kāi)關(guān)驅(qū)動(dòng)電路951和952構(gòu)成圖3的開(kāi)關(guān)驅(qū)動(dòng)電路部分160的一部分。由單元的鎖存電路L產(chǎn)生的鐘控溫度計(jì)信號(hào)TCK和TCK，分別被施加到開(kāi)關(guān)驅(qū)動(dòng)電路951和952的輸入端。各個(gè)開(kāi)關(guān)驅(qū)動(dòng)電路對(duì)其接受到的輸入信號(hào)TCK和TCK進(jìn)行緩沖并倒相，以便為其相關(guān)晶體管S1和S2產(chǎn)生開(kāi)關(guān)信號(hào)SW1或SW2，致使在靜態(tài)條件下，晶體管S1和S2中的一個(gè)處于開(kāi)通而另一個(gè)處于關(guān)閉。例如，如圖2本身所示，當(dāng)輸入信號(hào)TCK具有高電平(H)而輸入信號(hào)TCK具有低電平(L)時(shí)，晶體管S1的開(kāi)關(guān)信號(hào)SW1(柵驅(qū)動(dòng)電壓)處于低電平L，引起此晶體管開(kāi)通，而晶體管S2的開(kāi)關(guān)信號(hào)SW2(柵驅(qū)動(dòng)電壓)處于高電平H，引起此晶體管關(guān)閉。于是，在此條件下，流入公共節(jié)點(diǎn)CN的所有電流I通過(guò)第一輸出端子OUTA，而沒(méi)有電流通過(guò)第二輸出端子OUTB。
當(dāng)輸入信號(hào)TCK和TCK經(jīng)歷從圖6所示狀態(tài)的互補(bǔ)改變時(shí)，晶體管S1關(guān)閉，同時(shí)晶體管S2開(kāi)通。
只要譯碼電路140被連接，就能夠使用任何適當(dāng)?shù)亩M(jìn)制溫度計(jì)譯碼電路。可以使用二級(jí)譯碼過(guò)程，其中所謂全局譯碼器將輸入字譯碼成二組或多組(或維)溫度計(jì)編碼信號(hào)(稱為行和列信號(hào)或行、列與深度信號(hào))。這二組或多組信號(hào)被饋送到分別對(duì)應(yīng)于各個(gè)單元的多個(gè)局部譯碼器。各個(gè)局部譯碼器僅僅需要接收和譯碼全局譯碼器產(chǎn)生的各組中的少量(例如二個(gè)或三個(gè))信號(hào)。這些局部譯碼器可以被認(rèn)為邏輯地(不必實(shí)際上)排列成二維或多維，分別對(duì)應(yīng)于各個(gè)溫度計(jì)編碼信號(hào)組。局部譯碼器被各組溫度計(jì)編碼信號(hào)尋址，并利用簡(jiǎn)單的組合邏輯，得到其各個(gè)單元的各個(gè)“局部”溫度計(jì)編碼信號(hào)。圖4中的數(shù)字電路DC1-DC2可以例如僅僅由各個(gè)這種局部譯碼器組成，全局譯碼器在這些數(shù)字電路DC1-DCn外面。在其整個(gè)內(nèi)容此處列為參考的我們的共同未決英國(guó)專利申請(qǐng)no.9800384.1(公布號(hào)為no.GB-A-2333171)中，可以找到二級(jí)溫度計(jì)譯碼的進(jìn)一步細(xì)節(jié)，并在其整個(gè)內(nèi)容此處列為參考的我們的共同未決歐洲申請(qǐng)no.01307719.3中，描述了還涉及到區(qū)段順序旋轉(zhuǎn)和變種的變通方案。
在我們的共同未決英國(guó)專利申請(qǐng)no.9804587.5(公布號(hào)為no.GB-A-2335097)中，更詳細(xì)地描述了圖4電路的其它特點(diǎn)和修正。
如上所述，在各個(gè)轉(zhuǎn)換周期中，圖3的DAC 100的信號(hào)處理電路部分120-170可以一起工作，以便根據(jù)接收到的二進(jìn)制輸入字D1-Dm(輸入信號(hào))而產(chǎn)生輸出信號(hào)OUT。輸出信號(hào)OUT的產(chǎn)生開(kāi)始于時(shí)鐘輸入端104處接收到的定時(shí)時(shí)鐘信號(hào)CLK所確定的時(shí)刻，并結(jié)束于(亦即在模擬輸出端子108處可得到)相對(duì)于時(shí)鐘信號(hào)CLK延遲了的時(shí)刻。這一時(shí)間延遲此處稱為時(shí)鐘-取樣(CTS)延遲，現(xiàn)參照?qǐng)D7的時(shí)間圖來(lái)對(duì)其進(jìn)行描述。
在圖7的頂部，示出了圖3的DAC 100的時(shí)鐘輸入端104處接收到的定時(shí)時(shí)鐘信號(hào)CLK。DAC 100根據(jù)時(shí)鐘信號(hào)CLK的連續(xù)周期而工作。各個(gè)周期開(kāi)始于CLK信號(hào)的上升邊沿。如圖7所示，在圖7的CLK信號(hào)的第一上升邊沿處，周期i-1結(jié)束，下一個(gè)周期i開(kāi)始。在圖7的CLK信號(hào)的第二上升邊沿處，周期i結(jié)束，下一個(gè)周期i+1開(kāi)始。
如上所述，時(shí)鐘信號(hào)CLK被圖3的時(shí)鐘輸入電路120和時(shí)鐘分配電路130處理并緩沖，以產(chǎn)生被分配到譯碼電路140和鎖存電路150的芯片上時(shí)鐘信號(hào)CK。這一緩沖、處理、和分配，引起時(shí)鐘CK的上升邊沿相對(duì)于接收到的時(shí)鐘CLK的上升邊沿延遲d1，且時(shí)鐘CK的下降邊沿相對(duì)于接收到的時(shí)鐘CLK的下降邊沿延遲d2。
在時(shí)鐘CK的各個(gè)上升邊沿，譯碼電路140開(kāi)始譯碼操作，以便對(duì)涉及的上升邊沿處出現(xiàn)在數(shù)字輸入端子102的數(shù)字輸入字D1-Dm進(jìn)行譯碼，從而產(chǎn)生溫度計(jì)編碼信號(hào)T1-Tn。譯碼操作通常需要一段處理時(shí)間，此處理時(shí)間是時(shí)鐘周期的很大一部分，而且，在與相關(guān)輸入字被接收的時(shí)鐘周期相同的時(shí)鐘周期中，可能得不到各個(gè)操作的結(jié)果(亦即溫度計(jì)編碼信號(hào)T)。還不可避免地在譯碼器140準(zhǔn)備好各個(gè)n個(gè)不同的溫度計(jì)編碼信號(hào)T1-Tn的時(shí)間之間有一些變化或偏移。于是，如圖7所示，僅僅知道T信號(hào)在開(kāi)始于最快的T信號(hào)準(zhǔn)備好時(shí)的時(shí)間F并結(jié)束于最慢的T信號(hào)準(zhǔn)備好時(shí)的時(shí)間S的數(shù)據(jù)轉(zhuǎn)換周期中將要改變。
在圖7的例子中，在時(shí)鐘周期i開(kāi)始時(shí)，出現(xiàn)在圖3中數(shù)據(jù)輸入端子102處的數(shù)據(jù)輸入字D(i)，在芯片上時(shí)鐘信號(hào)CK的上升邊沿A處，開(kāi)始被譯碼電路140處理，但處理的結(jié)果僅僅被稍微進(jìn)入下一個(gè)時(shí)鐘周期i+1的時(shí)間S保證為準(zhǔn)備好了。在圖7中的周期i中產(chǎn)生的結(jié)果T(i-1)，與時(shí)鐘周期i-1中接收到的數(shù)據(jù)輸入字D(i-1)有關(guān)?？梢?jiàn)，在此例子中，芯片上時(shí)鐘信號(hào)CK的上升邊沿B引起譯碼電路140在譯碼器已經(jīng)完成對(duì)數(shù)據(jù)輸入字D(i)的譯碼之前，就開(kāi)始對(duì)數(shù)據(jù)輸入字D(i+1)進(jìn)行譯碼，但如我們的共同未決英國(guó)專利申請(qǐng)no.9819414.5(公布號(hào)為no.GB-A-2341287)所述，由于譯碼器是流水線型的，故有可能在第一流水線階段使用全局譯碼器而在第二流水線階段使用局部譯碼器。
如上面參照?qǐng)D5所述，在時(shí)鐘周期i+1中，芯片上時(shí)鐘CK的下降邊沿C引起鎖存電路150鎖存譯碼電路140產(chǎn)生的溫度計(jì)編碼信號(hào)T(i)，并在鎖存電路150的輸出端處可得到晚于鐘控溫度計(jì)編碼信號(hào)TCK(i)的一個(gè)短的時(shí)間d3。這一延遲d3是由上面參照?qǐng)D5所述的鎖存電路中的各個(gè)門的操作延遲引起的。在開(kāi)關(guān)驅(qū)動(dòng)電路160的輸入端處可得到新的鐘控溫度計(jì)編碼信號(hào)TCK1-TCKn之后的短時(shí)間d4，新的模擬輸出信號(hào)OUT從開(kāi)關(guān)電路170被輸出。這一延遲d4是由上面參照?qǐng)D6所述的開(kāi)關(guān)驅(qū)動(dòng)電路160中的開(kāi)關(guān)驅(qū)動(dòng)器951和952以及開(kāi)關(guān)電路170中的開(kāi)關(guān)S1和S2引起的。
因此，在上面參照?qǐng)D3-7所述的DAC 100中，存在著幾種對(duì)總的時(shí)鐘-取樣(CTS)延遲有影響的信號(hào)處理電路部分。在本實(shí)施方案中，這些信號(hào)處理部分是(a)時(shí)鐘輸入電路120和時(shí)鐘分配電路130，它們一起將延遲d2提供給CTS延遲；(b)鎖存電路150，它將延遲d3提供給CTS延遲；以及(c)開(kāi)關(guān)驅(qū)動(dòng)電路160和開(kāi)關(guān)電路170，它們一起將延遲d4提供給CTS延遲。于是，總的CTS延遲時(shí)間是d2+d3+d4，假設(shè)固定的占空度CLK和/或CK信號(hào)，致使由于是固定的延遲且因而對(duì)任何抖動(dòng)無(wú)貢獻(xiàn)，而使從周期i開(kāi)始到對(duì)應(yīng)于邊沿C的時(shí)鐘信號(hào)CLK的下降邊沿的1.5時(shí)鐘周期的延遲能夠被降低。
然而，根據(jù)其產(chǎn)生技術(shù)，CLK和/或CK時(shí)鐘信號(hào)實(shí)際上可以不具有固定的占空度(例如50％)。致使延遲d2可以表現(xiàn)出周期之間更大的變化。因此，鎖存電路150最好僅僅在時(shí)鐘信號(hào)CLK(或從其得到的時(shí)鐘信號(hào)例如CK)的上升邊沿被鐘控。此外，雖然在圖7的時(shí)間圖中時(shí)鐘信號(hào)CK的下降邊沿通常出現(xiàn)在有效和穩(wěn)定的溫度計(jì)編碼信號(hào)出現(xiàn)在譯碼電路140的輸出端時(shí)，但對(duì)于所有譯碼電路的設(shè)計(jì)和對(duì)于所有的時(shí)鐘頻率來(lái)說(shuō)，不能保證這一點(diǎn)。
現(xiàn)參照?qǐng)D8A和8B來(lái)描述用來(lái)對(duì)鎖存器進(jìn)行鐘控的一種變通裝置。在圖8A中，用相似于圖3的參考號(hào)來(lái)表示對(duì)應(yīng)于先前參照?qǐng)D3所述的元件的元件。如下面將要解釋的那樣，圖8A的鎖存電路150’是圖3鎖存電路150的稍許修正。在圖8A的裝置中，還提供有延遲元件145，它接收芯片上時(shí)鐘信號(hào)CK，并如圖8B所示，使接收到的時(shí)鐘信號(hào)CK延遲預(yù)定的量Δ，從而產(chǎn)生延遲了的時(shí)鐘信號(hào)CKD。此延遲了的時(shí)鐘信號(hào)CKD的上升邊沿被用來(lái)鎖存溫度計(jì)編碼信號(hào)T，而不是如參照?qǐng)D7的時(shí)間圖所述那樣用基本時(shí)鐘信號(hào)CK的下降邊沿。延遲元件145引入的延遲Δ，能夠被設(shè)定成符合鎖存電路150’的所需建立和保持時(shí)間，于是確保溫度計(jì)編碼信號(hào)T1-Tn的穩(wěn)定而可靠的鎖存。
在圖8A和8B中，鎖存電路150’被要求將溫度計(jì)編碼信號(hào)T1-Tn鎖存在接收到的時(shí)鐘的上升邊沿上，而不是如圖5鎖存電路那樣在接收到的時(shí)鐘的下降邊沿上。
然而，雖然圖8A中的鎖存電路具有(被延遲了的)芯片上時(shí)鐘CK的上升邊沿，而不是如上面參照?qǐng)D7所述那樣被CK的下降邊沿鐘控的優(yōu)點(diǎn)，但也具有缺點(diǎn)，即由于鎖存電路150’的延遲了的時(shí)鐘信號(hào)CKD是借助于延遲CK信號(hào)而產(chǎn)生的，故在這種情況下，不希望有的抖動(dòng)仍然被鎖存電路150’引入到TCK信號(hào)中。由于延遲時(shí)間Δ不是常數(shù)，而是根據(jù)電源起伏、噪聲、以及電路中產(chǎn)生的寄生信號(hào)等改變，故出現(xiàn)這一抖動(dòng)。抖動(dòng)量基本上正比于延遲時(shí)間Δ的幅度，它又決定于譯碼電路140的傳播時(shí)間。由于Δ可以高達(dá)幾百皮秒，故得到的抖動(dòng)可以高達(dá)30皮秒。
對(duì)這一問(wèn)題的一個(gè)可能的解決辦法是如圖9A所示提供二級(jí)鎖存電路。在圖9A中，對(duì)應(yīng)于先前參照?qǐng)D8A和圖3所述的元件的元件，用相同于圖8A和圖3的參考號(hào)來(lái)表示。圖9A電路包含第一鎖存電路150’，它對(duì)應(yīng)于圖8A電路的鎖存電路150’。此實(shí)施方案中的第一鎖存電路150’具有用來(lái)接收時(shí)鐘信號(hào)CK2的時(shí)鐘輸入端。如圖8A電路所示，鐘控溫度計(jì)信號(hào)TCK被提供在第一鎖存電路150’的輸出端。
圖9A電路還具有第二鎖存電路154，它最好包含一組半透明的鎖存器(雖然也能夠使用完全邊沿觸發(fā)的鎖存器)。第二鎖存電路154具有連接到第一鎖存電路150’的輸出端的輸入端，用來(lái)從中接收鐘控溫度計(jì)信號(hào)TCK。
第二鎖存電路154還具有時(shí)鐘輸入端，它被連接來(lái)接收時(shí)鐘信號(hào)CK3。用于開(kāi)關(guān)驅(qū)動(dòng)電路160的溫度計(jì)信號(hào)TS，被提供在第二鎖存電路154的輸出端。當(dāng)時(shí)鐘信號(hào)CK3處于高(H)邏輯電平時(shí)，第二鎖存電路154是透明的。
圖9A電路還包含時(shí)鐘發(fā)生電路152，用來(lái)產(chǎn)生時(shí)鐘信號(hào)CK2和CK3。時(shí)鐘發(fā)生電路152包括圖8A電路的延遲元件145。時(shí)鐘發(fā)生電路152還包括第一倒相器155、各個(gè)第一和第二NAND門156和157、以及各個(gè)第一和第二緩沖器158和159。第二緩沖器159是倒相緩沖器。
延遲元件145通過(guò)第一倒相器155接收時(shí)鐘信號(hào)CK。于是，在延遲元件145的輸出端產(chǎn)生延遲了的時(shí)鐘信號(hào)CKD，它被倒相并相對(duì)于時(shí)鐘信號(hào)CK被延遲一個(gè)延遲時(shí)間Δ。這一延遲了的時(shí)鐘信號(hào)CKD，被提供到各個(gè)NAND門156和157的一個(gè)輸入端。第一NAND門156的另一輸入端被永久固定到高邏輯電平H。第一NAND門156的輸出被對(duì)此輸出進(jìn)行緩沖以產(chǎn)生CK2信號(hào)的第一緩沖器158接收。
第二NAND門157的第二輸入端，被連接來(lái)接收CK信號(hào)。第二NAND門157的輸出被借助于對(duì)此輸出進(jìn)行倒相而產(chǎn)生CK3信號(hào)的第二驅(qū)動(dòng)器159接收。
下面參照?qǐng)D9B來(lái)描述圖9A電路的工作。第一鎖存電路150’在各個(gè)周期中的CK2信號(hào)的上升邊沿處被觸發(fā)。由于第一NAND門156的第二輸入端被永久固定到H電平，故此門簡(jiǎn)單地起倒相器的作用，致使CK2是CKD信號(hào)倒相后的信號(hào)。于是，回過(guò)來(lái)參照?qǐng)D8A，信號(hào)CK2簡(jiǎn)單地對(duì)應(yīng)于圖8A電路中的信號(hào)CKD。于是，如在圖8A電路中那樣，第一鎖存電路150’的輸出TCK不改變，直至新的輸入字被接收的周期之后的下一個(gè)周期開(kāi)始之后的時(shí)間Δ。
第二鎖存電路154被第二驅(qū)動(dòng)器159施加于其上的時(shí)鐘信號(hào)CK3控制。當(dāng)CK和CKD信號(hào)同時(shí)都為高時(shí)，CK3信號(hào)成為高。這發(fā)生在各個(gè)周期開(kāi)始處的Δ時(shí)間內(nèi)。因此，對(duì)于各個(gè)周期開(kāi)始處的這一時(shí)間Δ，第二鎖存電路154是透明的，且對(duì)于其余時(shí)間是半透明(保持)的狀態(tài)。
如從圖9B可見(jiàn)，在第一鎖存電路150’的輸出TCK經(jīng)歷其轉(zhuǎn)變之前的各個(gè)時(shí)間內(nèi)，第二鎖存電路154不再是透明的。因此，直至CK3上升的下一個(gè)周期開(kāi)始，這些轉(zhuǎn)變不被第二鎖存電路154寄存。
在圖9A電路中，第一鎖存電路150’的輸出TCK經(jīng)受來(lái)自與圖8A電路完全相同的延遲元件145的工作的抖動(dòng)。但這一抖動(dòng)由于下面將要解釋的理由而不影響第二鎖存電路154的輸出TS。第二鎖存電路154在信號(hào)CK3的上升邊沿成為透明的。此信號(hào)上升的時(shí)間不決定于延遲元件145的工作，而是決定于信號(hào)CK的上升。只有信號(hào)CK3下降的時(shí)間決定于延遲元件145產(chǎn)生的延遲了的時(shí)鐘信號(hào)CKD。因此，在CK3的上升邊沿上存在著小得多的抖動(dòng)。
在CK2的上升邊沿上存在著抖動(dòng)，且不可避免地在第二鎖存電路154的輸入信號(hào)TCK中產(chǎn)生抖動(dòng)。但由于第二鎖存電路154在信號(hào)TCK經(jīng)歷其轉(zhuǎn)變之前被置于保持狀態(tài)，故這一抖動(dòng)是沒(méi)有影響的。于是，這些信號(hào)中的抖動(dòng)不饋送到TS信號(hào)。在第二鎖存電路154再次變成透明之前(在下一個(gè)周期開(kāi)始時(shí))，TCK信號(hào)已經(jīng)建立，故在第二鎖存電路154成為透明的瞬間是穩(wěn)定的。此時(shí)由于TCK信號(hào)被固定而CK2保持為低，故不出現(xiàn)抖動(dòng)。
于是，比之圖8A的電路，可見(jiàn)用圖9A的電路，得到了相同的速度性能，但其抖動(dòng)性能就不如完全沒(méi)有延遲元件145那樣好。在其整個(gè)內(nèi)容此處列為參考的我們的共同未決英國(guó)專利申請(qǐng)公布號(hào)為no.GB-A-2341287中，公開(kāi)了包括第二鎖存電路154的示例性構(gòu)造的進(jìn)一步細(xì)節(jié)。圖9A和9B的電路仍然涉及到來(lái)自第二鎖存電路154的工作的不可避免的延遲d3’(雖然由于第二鎖存電路中的鎖存器可以是比完全鎖存器更快的(半)透明鎖存器，延遲d3’小于圖7中的延遲d3)。元件157和159(時(shí)鐘選通電路)也對(duì)延遲d3’有貢獻(xiàn)。延遲d1和d4仍然不可避免地存在，致使存在著總的CTS延遲d1+d3’+d4。
圖7中各個(gè)延遲d2、d3、和d4(或圖9A和9B電路情況下的各個(gè)延遲d1、d3’、和d4)依賴于用來(lái)對(duì)有關(guān)電路部分供電的電源電壓。當(dāng)任何一個(gè)提供CTS延遲的電路部分的電源被任何其它電路部分共用時(shí)(即使其它電路部分本身不提供CTS延遲)，CTS延遲不可避免地要受到電源電壓的任何變化的影響，出現(xiàn)例如由其它電路部分的工作(特別是高頻開(kāi)關(guān))引起的變化。
當(dāng)(如在圖3和9A的例子中)存在著二個(gè)或多個(gè)電路部分各對(duì)CTS延遲有貢獻(xiàn)時(shí)，這一問(wèn)題進(jìn)一步惡化。當(dāng)這些提供延遲的電路部分中的任何一個(gè)與任何其它電路部分共用其電源時(shí)，存在著CTS延遲變化的范圍。而且，當(dāng)任何二個(gè)或多個(gè)提供延遲的電路部分共用同一個(gè)電源時(shí)，由一個(gè)提供延遲的電路部分的工作引起的任何電源變化，將不可避免地饋送到各個(gè)共用其電源的其它提供延遲的電路部分，就CTS延遲的變化而言，引起嚴(yán)重的“撞擊”效應(yīng)。
如在上述例子中那樣，當(dāng)某些電路部分被分區(qū)但各個(gè)電路部分中的不同的區(qū)段共用同一個(gè)電源時(shí)，這些考慮是特別嚴(yán)重的。
從一個(gè)周期到下一個(gè)周期的任何CTS延遲變化，都引起模擬輸出信號(hào)的抖動(dòng)。如下面所述，先前曾經(jīng)考慮了各種各樣的措施來(lái)降低抖動(dòng)，但發(fā)現(xiàn)對(duì)于滿足最需要的抖動(dòng)性能要求來(lái)說(shuō)，這些措施中沒(méi)有一個(gè)是完全有效的。
第一措施是試圖降低CTS延遲的幅度和/或?qū)ζ溆胸暙I(xiàn)的電路部分的數(shù)目，如上面參照?qǐng)D9A和9B所述。如上所述，這一措施能夠消除抖動(dòng)的范圍先天地受到限制。
曾經(jīng)嘗試過(guò)的第二措施是由與用來(lái)對(duì)集成電路其余部分進(jìn)行供電的電源分隔的外部電源，來(lái)對(duì)鎖存電路進(jìn)行供電。而且，利用三重阱結(jié)構(gòu)，鎖存電路可以被制作在其本身的阱中，物理上與制作電路其余部分的阱分隔開(kāi)，以便改善電源與鎖存電路的隔離。例如，在GB-A-2341287中，第二鎖存器的各個(gè)部分由與第一鎖存器和譯碼器電路的電源分隔的外部(芯片外)電源供電。但時(shí)鐘分配電路共用與第二鎖存器相同的電源，致使存在著至少二個(gè)共用同一個(gè)電源的提供延遲的電路部分。第二鎖存器的一些部分也由與第一鎖存器和譯碼器電路相同的外部電源供電，它具有大量的門，因而在第二鎖存器那些部分的電源電位中產(chǎn)生比較大的變化。
第二措施的明顯缺點(diǎn)是集成電路需要的電源端子數(shù)目激增。大量的電源端子限制了可用于其它目的的端子的數(shù)目，并且可能需要增大集成電路封裝件的物理尺寸。不同的電源通常都是由同一個(gè)外部電源得到的，且為了使不同的電源饋送到集成電路端子，需要分立的復(fù)雜印刷電路板設(shè)計(jì)，例如涉及到體積大的去耦元件、接地板、或其它不方便的昂貴措施。
在體現(xiàn)本發(fā)明的混合信號(hào)集成電路中，借助于提供至少一個(gè)提供CTS延遲的信號(hào)處理電路部分，以其自身的芯片上電源調(diào)壓器來(lái)在芯片內(nèi)調(diào)整施加于其上的電壓，緩和了抖動(dòng)問(wèn)題而無(wú)須承受先前考慮的措施的缺點(diǎn)。
因此，在本實(shí)施方案中，第一內(nèi)部電源調(diào)壓器110A被提供來(lái)調(diào)整對(duì)時(shí)鐘分配電路130的供電，第二內(nèi)部電源調(diào)壓器110B被提供來(lái)調(diào)整對(duì)鎖存電路150的供電，而第三內(nèi)部電源調(diào)壓器110C被提供來(lái)調(diào)整對(duì)開(kāi)關(guān)驅(qū)動(dòng)電路160的供電。
以這種方式，時(shí)鐘分配電路130、鎖存電路150(或150’)、和開(kāi)關(guān)驅(qū)動(dòng)電路160貢獻(xiàn)的延遲(圖7中的d2、d3和d4或圖9A和9B電路中的d1、d3’和d4)受電源變化的影響明顯地更小，提供了明顯改善的抖動(dòng)性能。
在圖3實(shí)施方案中，時(shí)鐘輸入電路120和開(kāi)關(guān)電路170還可以各配備有各自獨(dú)立的內(nèi)部調(diào)壓器，以便進(jìn)一步改善抖動(dòng)性能。根據(jù)譯碼結(jié)果的使用方式，提供也具有獨(dú)立內(nèi)部調(diào)壓器的譯碼電路140是有利的。例如，若在譯碼電路140與開(kāi)關(guān)驅(qū)動(dòng)器160之間不存在特殊的鎖存電路150，而是譯碼電路在其自身的譯碼電路140(或至少其輸出鎖存器)中具有被鎖存的輸出，則可能從其自身獨(dú)立的內(nèi)部調(diào)壓器獲益。
在圖9A例子中，由于門157和159(時(shí)鐘選通電路)對(duì)總的CTS延遲時(shí)間有貢獻(xiàn)，故這些部分可以一起配備有其自身獨(dú)立的內(nèi)部調(diào)壓器，以便進(jìn)一步改善抖動(dòng)性能。
順便說(shuō)一下，先前曾經(jīng)考慮過(guò)為要求提供非常穩(wěn)定的電壓的電路(例如電壓參考的前置調(diào)壓器)，或?yàn)橐愿叩男旁氡?SNR)放大小信號(hào)的電路(例如低噪聲音頻/射頻前置放大器)，或?yàn)槭褂谜{(diào)壓差的即有噪聲的電源的電路(例如音頻/射頻功率放大器)提供內(nèi)部(亦即芯片上)電源調(diào)整。但先前未曾考慮過(guò)對(duì)諸如數(shù)據(jù)轉(zhuǎn)換器(例如數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器)的高速混合信號(hào)電路的時(shí)鐘/開(kāi)關(guān)路徑采用這種內(nèi)部電源調(diào)壓，這是因?yàn)樗鼈儗?duì)電源通常不那么靈敏(例如ECL)和/或因?yàn)楸容^低的性能要求(例如在某些CMOS器件中)。
圖10A示出了本發(fā)明一個(gè)實(shí)施方案中的內(nèi)部電源調(diào)壓器110的例子。如圖10A中虛線所示，調(diào)壓器110被分成二個(gè)部分。虛線左邊部分包括在集成電路器件100中(芯片上)。虛線右邊部分在集成電路器件100外面(芯片外)。
首先從未被調(diào)整的外部電源電壓VDD得到基本被調(diào)整的電壓Vdd，此基本調(diào)整電壓然后被緩沖，且若有需要，就被進(jìn)一步調(diào)整，以便在調(diào)壓器的輸出節(jié)點(diǎn)B處產(chǎn)生具有所需電流驅(qū)動(dòng)能力的被調(diào)整了的內(nèi)部電源電壓VDD(reg)。此基本調(diào)整電壓在圖10A中被示意地示為電壓源。實(shí)際上，可以例如以熟知的方式，從反向偏置的齊納二極管，或更好是從具有良好的抗電源噪聲性能的帶隙參考電路，或甚至從外部精密參考電路得到。緩沖電路122可以包括運(yùn)算放大器。
由于緩沖電路122的增益通常隨頻率的提高而下降，故緩沖電路122的輸出阻抗通常呈現(xiàn)電感性。如圖10A所示，輸出阻抗能夠被模型化成固定電感Lamp那樣的合理近似。實(shí)際上，真實(shí)的電感是不固定的，而是可以根據(jù)諸如輸出電流(由于運(yùn)算放大器的跨導(dǎo)隨電流改變)和溫度之類的因素改變。
在圖10A電路中，第一電阻器R1被串聯(lián)連接在緩沖電路122輸出端處的節(jié)點(diǎn)A與調(diào)整了的電源電壓VDD(reg)從調(diào)壓器被輸出處的輸出節(jié)點(diǎn)B(負(fù)載節(jié)點(diǎn))之間。第二電阻器R2被串聯(lián)連接在節(jié)點(diǎn)B和作為集成電路連接端子的節(jié)點(diǎn)C之間。外部電容器Cext被串聯(lián)連接在節(jié)點(diǎn)C和地線GND之間。
調(diào)壓器的被調(diào)整了的電源電壓VDD(reg)然后被饋送到信號(hào)處理電路，借助于將此電路連接到調(diào)壓器的節(jié)點(diǎn)B，此電路被調(diào)整。參照?qǐng)D3，時(shí)鐘分配電路130被連接到第一調(diào)壓器110A的節(jié)點(diǎn)B，鎖存電路150被連接到第二調(diào)壓器110B的節(jié)點(diǎn)B，而開(kāi)關(guān)驅(qū)動(dòng)電路160被連接到第三調(diào)壓器110C的節(jié)點(diǎn)B。
圖10A中連接到節(jié)點(diǎn)B的信號(hào)處理電路看到的阻抗的幅度Z，可以由下式給出Z={[R1R2(R1+R2)+ω2L2R2+R1ω2C2(R1+R2)2+(ωL-1ωC)2]2+[ωLR22-R12ωC-LC(ωL-1ωC)(R1+R2)2+(ωL-1ωC)2]2}12]]>圖10B以對(duì)數(shù)尺度示意地示出了電容器Cext的阻抗ZC的幅度|ZC|以及電感Lamp的阻抗ZL的幅度|ZL|隨頻率ω的變化。由于|ZC|隨頻率上升而下降，且|ZL|隨頻率上升而上升，故在某個(gè)頻率ωX下，二個(gè)阻抗的幅度相交，致使二者具有一個(gè)阻抗ZX。
可以指出，在圖10A的電路中，借助于設(shè)定R1＝R2＝R，并進(jìn)一步設(shè)定R等于L與C的相交阻抗ZX，圖10A節(jié)點(diǎn)B處看到的阻抗Z的幅度降低到Z=LC.]]>因此，利用圖10A所示的構(gòu)造，對(duì)于涉及到的信號(hào)處理電路，節(jié)點(diǎn)B好象具有純電阻性阻抗并與頻率ω?zé)o關(guān)。實(shí)際上，電源調(diào)整電路20中的放大器的輸出阻抗當(dāng)然不能用固定電感Lamp來(lái)準(zhǔn)確地模型化，且在其它方面也偏離理想行為，故節(jié)點(diǎn)B的阻抗將不完全是電阻性的，也不是與頻率無(wú)關(guān)的。
電阻器R1和R2在由這些電阻器、電感Lamp和電容器Cext構(gòu)成的LC諧振電路中有效地起阻尼電阻器的作用。當(dāng)R1和R2的數(shù)值被設(shè)定成給出LC諧振電路的臨界阻尼時(shí)，就出現(xiàn)上述恒定阻抗情況。實(shí)際上，例如由于元件容差和運(yùn)算放大器的不理想的行為，通常不可能可靠地設(shè)計(jì)被臨界阻尼的電路。因此，最好將R1和R2的數(shù)值設(shè)定成給出稍許的過(guò)阻尼(例如標(biāo)稱質(zhì)量因子Q在0.3-0.7范圍內(nèi))，致使元件容差和其它的因素不出現(xiàn)阻尼不足。
基于模擬和/或?qū)嶋H測(cè)量，在本發(fā)明的一個(gè)實(shí)施方案中，Lamp約為1μH。電容器Cext能夠被設(shè)定為任意數(shù)值，雖然最好是在10nF-1μF的范圍內(nèi)。若Cext低于10nF，則輸出阻抗Z會(huì)太大，而若C大于1μF，則電容器太龐大且昂貴。在一個(gè)實(shí)施方案中，采用了0.1μF的電容器C。在此情況下，相交的阻抗，因而也是電阻R的數(shù)值，為3.16Ω。為了設(shè)計(jì)稍許的過(guò)阻尼，可以采用例如3.5Ω的電阻數(shù)值。
在圖10A的電路中，為了得到所希望的低輸出阻抗Z(例如幾歐姆)，電容器需要做成相當(dāng)大，故被置于芯片外面。各個(gè)內(nèi)部調(diào)壓器的外部電容器被連接到集成電路的相應(yīng)連接端子(節(jié)點(diǎn)C)。這些相應(yīng)的連接端子在圖3中被標(biāo)注為109A-109C。
在其整個(gè)內(nèi)容此處列為參考的我們的共同未決英國(guó)專利申請(qǐng)公布號(hào)為no.GB-A-2356267中，能夠找到參照?qǐng)D10A和10B描述的能夠?qū)﹄娫凑{(diào)壓電路進(jìn)行的進(jìn)一步修正和改善。
可以理解的是，芯片上電源調(diào)壓器不必是上面參照?qǐng)D10A和10B所述的類型，但鑒于這種調(diào)壓器提供的低的與頻率無(wú)關(guān)的輸出阻抗，這種類型可能是有利的。必須在芯片上能夠得到比較高的電壓，以便這些調(diào)壓器能夠從這一電壓向下調(diào)壓，但無(wú)論如何常常就是這種情況。例如，“精確模擬”電路采用3.3V，但“高速開(kāi)關(guān)”電路采用2.5V或1.8V。
還可以理解的是，對(duì)CTS延遲有貢獻(xiàn)的每一個(gè)信號(hào)處理電路部分配備有其自身的內(nèi)部電源調(diào)壓器這一點(diǎn)不是主要的。例如，在圖3實(shí)施方案中，時(shí)鐘輸入電路120沒(méi)有配備這種電源調(diào)壓器。即使僅僅一個(gè)這樣的信號(hào)處理電路部分配備有其自身的內(nèi)部調(diào)壓器，也會(huì)得到好處。
如上所述，先前曾經(jīng)提出過(guò)借助于提供分隔的電源來(lái)對(duì)各個(gè)電路部分，例如數(shù)字部分、鎖存部分、模擬部分和時(shí)鐘分配部分進(jìn)行供電，以便獲得進(jìn)一步改善的抖動(dòng)性能。在這種情況下，內(nèi)部電源調(diào)壓器仍然是有優(yōu)點(diǎn)的。例如，在圖11所示的本發(fā)明的另一個(gè)實(shí)施方案中，采用了3個(gè)分立的外部電源(a)用來(lái)對(duì)譯碼電路140供電的DIGITALGND/VDD；(b)用來(lái)對(duì)鎖存電路150、時(shí)鐘分配電路130、和時(shí)鐘輸入電路120供電的LATCH GND/VDD；以及(c)用來(lái)對(duì)開(kāi)關(guān)驅(qū)動(dòng)電路160和開(kāi)關(guān)電路170供電的ANALOG GND/VDD。內(nèi)部調(diào)壓器110A和110B被連接，以便接收外部電源電壓LATCH GND/VDD，而內(nèi)部調(diào)壓器110C被連接來(lái)接收外部電源電壓ANALOG GND/VDD。
可以理解的是，可以受益于提供分立的芯片上電源調(diào)壓器的信號(hào)處理電路部分，不局限于上面參照?qǐng)D3-11所述的那些。例如，時(shí)鐘驅(qū)動(dòng)電路、時(shí)鐘選通電路(例如圖9A中的門157和159)、以及時(shí)鐘至取樣路徑中其延遲是電源電壓的函數(shù)的任何其它的電路(例如大多數(shù)CMOS電路)，都能夠配備有其自身的芯片上調(diào)壓器。
不同電路的分立的調(diào)壓器也可用來(lái)降低電源引入的串?dāng)_。例如，若高速DAC的輸出信號(hào)影響到其自身時(shí)鐘路徑的電源電壓(或等效于延遲)，則會(huì)引起諧波和相互調(diào)制畸變。在此情況下，時(shí)鐘輸入/緩沖/分配和DAC最好采用分隔的電源調(diào)壓器。
由于DAC輸出可能不平衡并可能存在著經(jīng)由任何保護(hù)二極管或其它寄生電容(例如整個(gè)采用PMOS晶體管的保護(hù)電路對(duì)VDD具有不可避免的寄生電容)的輸出與電源之間的耦合，故即使DAC供應(yīng)的電流是恒定的，也可以發(fā)生這種情況。在二個(gè)DAC電路被包括在同一個(gè)集成電路器件上的情況下，也可能存在著能夠使SFDR退化的二個(gè)DAC之間的串?dāng)_，故各個(gè)DAC電路可以受益于具有其自身的電源調(diào)壓器。利用這種具有二個(gè)DAC的集成電路器件，公共提供給二個(gè)DAC的任何時(shí)鐘處理電路，除了受益于為包含在DAC本身內(nèi)的時(shí)鐘處理電路(例如時(shí)鐘輸入和/或時(shí)鐘分配電路部分)提供的任何分立的調(diào)壓器之外，還可以受益于具有其自身的電源調(diào)壓器。
上述實(shí)施方案已經(jīng)描述了數(shù)模轉(zhuǎn)換器(DAC)集成電路器件。在DAC中，CTS延遲的抖動(dòng)(延遲誤差)具有引入模擬輸出信號(hào)幅度誤差的作用，導(dǎo)致輸出信號(hào)畸變的這種幅度誤差，當(dāng)然僅僅發(fā)生在輸入(因而輸出)信號(hào)正在改變的情況下，抖動(dòng)造成的誤差通常正比于改變的信號(hào)的頻率(或等效于偏移率)。
相似的考慮也適用于模數(shù)轉(zhuǎn)換器(ADC)，其中CTS延遲的抖動(dòng)也能夠具有相應(yīng)的幅度誤差效應(yīng)，因?yàn)槔鐚?duì)模擬輸入信號(hào)取樣太早或太晚會(huì)導(dǎo)致被取樣的模擬輸入信號(hào)具有幅度誤差，不可避免地饋送到數(shù)字輸出信號(hào)。
圖12示出了能夠被用于模數(shù)轉(zhuǎn)換器(ADC)的電壓存儲(chǔ)電路(取樣和保持電路)的各個(gè)部分。電壓存儲(chǔ)電路包括連接在電路輸入節(jié)點(diǎn)IN與存儲(chǔ)電容器302第一平板之間的輸入開(kāi)關(guān)元件301。電容器302的另一平板被連接到電路的公共端子COM。高阻抗放大器元件303被連接到第一平板，用來(lái)根據(jù)第一平板電位VC，在電路輸出節(jié)點(diǎn)OUT處提供輸出電壓VO。
電壓存儲(chǔ)電路還包含開(kāi)關(guān)驅(qū)動(dòng)部分310，它包括自舉程序發(fā)生電路304和選擇電路305。自舉程序發(fā)生電路304具有連接到放大器元件303的輸出端子的輸入端。發(fā)生電路304在其各個(gè)輸出端處產(chǎn)生電位Vhigh和Vlow(Vhigh＞Vlow)，各具有到輸出端子電位VO的恒定偏離。此二個(gè)電位處于適當(dāng)?shù)碾娖剑员闶┘拥捷斎腴_(kāi)關(guān)元件301的柵電極，從而將其保持在其開(kāi)通和關(guān)閉狀態(tài)。
此二個(gè)電位Vhigh和Vlow被施加到也接收時(shí)鐘信號(hào)CK的選擇電路305作為輸入。選擇電路305的輸出端被連接到輸入開(kāi)關(guān)電路301的柵電極。選擇電路305根據(jù)時(shí)鐘信號(hào)CK，使柵電極電位在二個(gè)電位Vhigh和Vlow之間轉(zhuǎn)換。自舉開(kāi)關(guān)驅(qū)動(dòng)電路310的優(yōu)點(diǎn)是，施加到輸入開(kāi)關(guān)元件301以保持其處于開(kāi)通狀態(tài)的電位相對(duì)于輸入端子電位Vi被固定，致使當(dāng)它被轉(zhuǎn)換到關(guān)閉時(shí)，被元件301注入的電荷數(shù)量基本上恒定，而不管輸入端子的電位。由于這一電荷注入是恒定的，故導(dǎo)致存儲(chǔ)電壓的恒定誤差，這可以被容易地補(bǔ)償。
在其整個(gè)內(nèi)容此處列為參考的GB-A-2270431中，能夠找到圖12的電壓存儲(chǔ)電路設(shè)計(jì)的進(jìn)一步細(xì)節(jié)。
圖12的電壓存儲(chǔ)電路可以被用于ADC，以便對(duì)待要轉(zhuǎn)換成相應(yīng)的數(shù)字信號(hào)的模擬輸入信號(hào)進(jìn)行取樣和加以保持。在此情況下，在各個(gè)轉(zhuǎn)換周期中，借助于使輸入開(kāi)關(guān)元件301從其開(kāi)通(取樣)狀態(tài)改變到其關(guān)閉(保持)狀態(tài)，而取得模擬輸入信號(hào)的新取樣。這一改變?cè)谟赏獠渴┘拥臅r(shí)鐘信號(hào)(定時(shí)信號(hào))所確定的時(shí)間開(kāi)始。施加到選擇電路305的芯片上時(shí)鐘信號(hào)CK，由例如時(shí)鐘輸入電路部分(未示出，但相似于圖3的時(shí)鐘輸入電路部分120)從外部施加的時(shí)鐘信號(hào)CLK得到，并被時(shí)鐘分配電路部分(未示出，但相似于圖3的時(shí)鐘分配電路部分130)內(nèi)部分配在ADC中。因此，在此情況下，時(shí)鐘輸入電路部分、時(shí)鐘分配電路部分、和開(kāi)關(guān)驅(qū)動(dòng)器部分310，構(gòu)成了提供延遲的部分，對(duì)總CTS作出貢獻(xiàn)的各個(gè)提供延遲的部分，受到施加于涉及到的提供延遲的部分的電源電壓變化的影響。因此，在體現(xiàn)本發(fā)明的ADC中，這些提供延遲的部分中的一個(gè)或多個(gè)，最好是各個(gè)，具有其自身的內(nèi)部電源調(diào)壓器用來(lái)從外部電源電壓得到調(diào)整了的內(nèi)部電源電壓，加于涉及到的提供延遲的部分。放大器元件303也可以對(duì)CTS有貢獻(xiàn)，因而也可以受益于配備其自身的內(nèi)部電源調(diào)壓器。
如在GB-A-2270431中也描述的那樣，圖12所示類型的二種電壓存儲(chǔ)電路能夠有利地用于流水線ADC的各個(gè)流水線階段。由于每個(gè)流水線階段的二種電壓存儲(chǔ)電路中的每一種包含提供延遲的部分，故同一個(gè)階段中的二種電壓存儲(chǔ)電路中的每一種最好具有一個(gè)或多個(gè)其自身的內(nèi)部電源調(diào)壓器。而且，每個(gè)階段最好具有一個(gè)或多個(gè)其自身的內(nèi)部電源調(diào)壓器。
因此，本發(fā)明也可有利地應(yīng)用于ADC。
可以理解的是，分立的芯片上電源調(diào)壓器的提供可適用于具有信號(hào)處理電路部分的其它類型的集成電路器件，其中信號(hào)路徑中的延遲決定性地依賴于通過(guò)這些電路部分的延遲，且其中此延遲依賴于提供給這些電路部分的電源電壓。例如，本發(fā)明也可適用于數(shù)字混頻器。
權(quán)利要求
1.一種混合信號(hào)集成電路器件，它包含可用來(lái)根據(jù)接收到的輸入信號(hào)而產(chǎn)生輸出信號(hào)的信號(hào)處理電路，輸出信號(hào)的產(chǎn)生開(kāi)始于定時(shí)信號(hào)確定的時(shí)刻，并結(jié)束于相對(duì)所述定時(shí)信號(hào)延遲了一個(gè)延遲時(shí)間的時(shí)刻，所述信號(hào)處理電路包括至少一個(gè)提供延遲的部分，它提供所述延遲時(shí)間，此延遲時(shí)間受到施加于所涉及的提供延遲的部分的電源電壓變化的影響；以及至少一個(gè)內(nèi)部電源調(diào)壓器，當(dāng)器件處于使用狀態(tài)時(shí)，用來(lái)連接到器件外部的電源，以便從中接收外部電源電壓，并可用來(lái)從外部電源電壓獲得被調(diào)整了的內(nèi)部電源電壓，加于所述提供延遲的部分，器件中至少還有一個(gè)電路部分被電源電壓供電而不是被所述調(diào)整過(guò)的內(nèi)部電源電壓供電。
2.權(quán)利要求1所述的器件，其中所述信號(hào)處理電路包括多個(gè)這種提供延遲的部分，其中各個(gè)部分提供所述延遲時(shí)間，此延遲時(shí)間受到施加于所涉及的提供延遲的部分的電源電壓變化的影響；以及此器件包含多個(gè)分別對(duì)應(yīng)于所述多個(gè)提供延遲的部分的這種內(nèi)部電源調(diào)壓器，當(dāng)器件處于使用狀態(tài)時(shí)，各用來(lái)連接到器件外部的電源，以便從中接收外部電源電壓，且各可用來(lái)從外部電源電壓獲得被調(diào)整了的內(nèi)部電源電壓，加于所述對(duì)應(yīng)的提供延遲的部分。
3.權(quán)利要求1或2所述的器件，其中每個(gè)所述內(nèi)部電源調(diào)壓器排他性地僅僅用來(lái)對(duì)一個(gè)所述提供延遲的部分單獨(dú)供電。
4.前述任一權(quán)利要求所述的器件，其中當(dāng)處于使用狀態(tài)時(shí)，器件被連接，以便接收至少二個(gè)不同的外部電源電壓，且所述至少二個(gè)外部電源電壓被用來(lái)對(duì)所述信號(hào)處理電路的各個(gè)不同的電路部分供電。
5.權(quán)利要求4所述的器件，每個(gè)外部電源電壓包含至少一個(gè)所述內(nèi)部電源調(diào)壓器，用來(lái)從涉及到的外部電源電壓獲得調(diào)整過(guò)的內(nèi)部電源電壓，加于至少一個(gè)所述提供延遲的部分。
6.權(quán)利要求4或5所述的器件，其中所述至少二個(gè)外部電源電壓中的一個(gè)被用來(lái)對(duì)所述信號(hào)處理電路的數(shù)字電路部分供電，而所述至少二個(gè)外部電源電壓中的另一個(gè)被用來(lái)對(duì)所述信號(hào)處理電路的模擬電路部分供電。
7.前述任一權(quán)利要求所述的器件，其中一個(gè)所述提供延遲的部分是時(shí)鐘輸入部分。
8.權(quán)利要求7所述的器件，其中所述時(shí)鐘輸入部分可用來(lái)接收所述定時(shí)信號(hào)，并從中獲得至少一個(gè)內(nèi)部時(shí)鐘信號(hào)供所述信號(hào)處理電路使用。
9.前述任一權(quán)利要求所述的器件，其中一個(gè)所述提供延遲的部分是時(shí)鐘分配部分。
10.權(quán)利要求9所述的器件，其中所述時(shí)鐘分配部分可用來(lái)將從所述定時(shí)信號(hào)獲得的一個(gè)或多個(gè)時(shí)鐘信號(hào)分配到所述信號(hào)處理電路中。
11.前述任一權(quán)利要求所述的器件，其中一個(gè)所述提供延遲的部分是鎖存部分。
12.權(quán)利要求11所述的器件，其中所述鎖存部分可用來(lái)在由時(shí)鐘信號(hào)確定的時(shí)刻鎖存信號(hào)，以便產(chǎn)生鐘控信號(hào)，用來(lái)產(chǎn)生所述輸出信號(hào)。
13.前述任一權(quán)利要求所述的器件，其中一個(gè)所述提供延遲的部分是開(kāi)關(guān)驅(qū)動(dòng)部分。
14.權(quán)利要求13所述的器件，其中所述開(kāi)關(guān)驅(qū)動(dòng)部分可用來(lái)接收控制信號(hào)并產(chǎn)生用于開(kāi)關(guān)的驅(qū)動(dòng)信號(hào)，以便響應(yīng)接收到的控制信號(hào)的變化而開(kāi)通和關(guān)閉所述開(kāi)關(guān)。
15.權(quán)利要求13所述的器件，其中所述開(kāi)關(guān)被開(kāi)通和關(guān)閉，以便使取樣-保持電路在取樣狀態(tài)與保持狀態(tài)之間改變。
16.前述任一權(quán)利要求所述的器件，其中一個(gè)所述提供延遲的部分是電子開(kāi)關(guān)部分。
17.權(quán)利要求16所述的器件，其中所述電子開(kāi)關(guān)部分被用來(lái)轉(zhuǎn)換全部或部分所述輸出信號(hào)。
18.前述任一權(quán)利要求所述的器件，其中一個(gè)所述提供延遲的部分是模擬放大器部分。
19.前述任一權(quán)利要求所述的器件，其中所述輸入信號(hào)是數(shù)字信號(hào)，而所述輸出信號(hào)是模擬信號(hào)。
20.權(quán)利要求1-18中任何一個(gè)所述的器件，其中所述輸入信號(hào)是模擬信號(hào)，而所述輸出信號(hào)是數(shù)字信號(hào)。
21.前述任一權(quán)利要求所述的器件，其中所述信號(hào)處理電路重復(fù)地工作，以執(zhí)行一系列處理周期，并在每個(gè)所述處理周期中產(chǎn)生一個(gè)這種輸出信號(hào)。
22.前述任一權(quán)利要求所述的器件，其中所述信號(hào)處理電路的至少一個(gè)電路部分被分成多個(gè)電路區(qū)段，多個(gè)電路區(qū)段可組合工作，以便根據(jù)所述接收到的輸入信號(hào)來(lái)產(chǎn)生所述輸出信號(hào)。
23.權(quán)利要求22所述的器件，其中一個(gè)或多個(gè)所述提供延遲的部分被包括在所述多個(gè)電路區(qū)段中。
24.前述任一權(quán)利要求所述的器件，其中所述信號(hào)處理電路的至少一個(gè)電路部分被分成一系列流水線階段，這些階段可以以流水線的方式工作，以便根據(jù)所述接收到的輸入信號(hào)來(lái)產(chǎn)生所述輸出信號(hào)。
25.權(quán)利要求24所述的器件，其中至少一個(gè)所述流水線階段包含一個(gè)或多個(gè)所述提供延遲的部分。
26.權(quán)利要求24所述的器件，其中各個(gè)流水線階段包含一個(gè)或多個(gè)所述提供延遲的部分。
27.前述任一權(quán)利要求所述的器件，其中各個(gè)所述內(nèi)部電源調(diào)壓器具有用來(lái)降低其與頻率有關(guān)的輸出阻抗的變化的裝置。
28.權(quán)利要求27所述的器件，其中降低阻抗變化的裝置包含參考電壓放大器裝置，它具有用來(lái)接收從所述外部電源電壓得到的調(diào)整了的電源電壓的輸入端，還具有輸出端，此輸出端的阻抗在被所述內(nèi)部電源調(diào)壓器供電的提供延遲的部分的所希望的工作頻率范圍內(nèi)，具有有效的電感分量；第一電阻元件，它具有連接在所述放大器裝置的所述輸出端與所述提供延遲的部分連接于其上的調(diào)壓器的輸出節(jié)點(diǎn)之間的預(yù)先選定的電阻；具有預(yù)先選定的電容的外部電容器裝置在器件處于使用狀態(tài)時(shí)連接于其上的連接端子；以及第二電阻元件，它具有連接在所述輸出節(jié)點(diǎn)與所述連接端子之間的預(yù)先選定的電阻。
29.前述任一權(quán)利要求所述的器件，包含二組或更多組所述信號(hào)處理電路，其中各個(gè)所述信號(hào)處理電路組具有至少一個(gè)所述內(nèi)部電源調(diào)壓器，用來(lái)將調(diào)整過(guò)的內(nèi)部電源電壓施加到涉及的信號(hào)處理電路組中的至少一個(gè)所述提供延遲的部分上。
30.權(quán)利要求29所述的器件，其中各個(gè)所述信號(hào)處理電路組包含數(shù)模轉(zhuǎn)換器或模數(shù)轉(zhuǎn)換器。
全文摘要
混合信號(hào)集成電路器件,包含接收輸入信號(hào)延遲一定延遲時(shí)間產(chǎn)生輸出信號(hào)的信號(hào)處理電路。信號(hào)處理電路包括至少一個(gè)提供延遲的部分,延遲時(shí)間受到所施加電源電壓變化的影響。此集成電路器件配備有至少一個(gè)內(nèi)部電源調(diào)壓器,連接到器件外部的電源,從外部電源電壓獲得被調(diào)整了的內(nèi)部電源電壓,施加到一個(gè)提供延遲的部分。該集成電路器件至少還有一個(gè)電路部分被電源電壓供電而不是被調(diào)整過(guò)的內(nèi)部電源電壓供電。
文檔編號(hào)H03K17/00GK1375935SQ0113755
公開(kāi)日2002年10月23日 申請(qǐng)日期2001年10月29日 優(yōu)先權(quán)日2001年3月21日
發(fā)明者伊恩·朱索·戴迪克 申請(qǐng)人:富士通株式會(huì)社