專利名稱：采用偏置和端接的pnp晶體管鏈的靜電放電保護電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜電放電的保護電路領(lǐng)域。本發(fā)明特別是涉及用于在CMOS集成電路的電源總線之間提供保護的靜電放電器件。
背景技術(shù)：
人們早已知道，由于靜電荷的積累在集成電路(IC)附近會產(chǎn)生極高的電壓(例如10,000伏或更高)。靜電放電(ESD)是指這樣一種現(xiàn)象，即在集成電路的封裝節(jié)點處由于人體或IC夾持工具等物體的靠近在IC封裝上積累的靜電荷產(chǎn)生的大電流和短時間的放電。靜電放電對于半導體器件來說是一個嚴重的問題，因為其電壓可以禁止或是毀壞整個集成電路。由于ESD現(xiàn)象經(jīng)常發(fā)生在連接到封裝節(jié)點的硅電路上，電路設計者一直致力于為這些敏感的電路研制一種充分的保護機構(gòu)。理想的ESD保護器件應該能以一種無損的方式保護IC免受短時間大電流的通過造成的任何可能的靜電放電的損害。
在設計ESD電路時遇到的一個困難是其必須要滿足的性能要求。例如用于測量ESD耐久性的一個主要的工業(yè)標準--MIL-STD-883C方法3015.7Notice 8(1989)以及由EOS/ESD協(xié)會制訂的相應的標準NO.5.1(1993)--，該標準要求用ESD“單擊(Zapping)”大量的管腳和電源的組合。過去，ESD保護電路很難在維持充分的抗擾度的同時滿足這些嚴格的軍用標準性能要求。
由于電源干擾的反復作用，集成電路受到這些人體形式(HBM)的ESD測試的壓力，這樣會在Vcc線上形成各種擊穿點。為了在ESD作用期間消除出現(xiàn)在Vcc總線上的壓力，需要一種可靠的電源箝位器件。
如下所述，本發(fā)明提供了一種ESD保護電路，它可以通過使用多個電源在滿足抗擾度容限和產(chǎn)品兼容性的同時超過工業(yè)性能的標準。
在1993年10月15日提交的08/138,472號共同未決申請涉及一種保護集成電路(IC)防止靜電放電(ESD)的器件。在這一共同未決申請中所述的器件的基本結(jié)構(gòu)可以滿足各種不同的電路保護要求。例如，在一個實施例中，所述的器件可以被用于僅為輸入緩沖器提供防止ESD事故的保護。在另一實施例中可以保護集成電路的一個輸出緩沖器，而在又一實施例中，ESD保護電路可以被用來保護集成電路的一個終端，該集成電路可以接收外部信號并且向外部提供信號。
在各個例子中，上述共同未決申請中所述的器件包括一個關(guān)鍵的特征，即最好把一個自觸發(fā)的可控硅整流器(SCR)連接在集成電路的內(nèi)部供電電壓兩端。如果SCR的陽極連接到第一供電電壓，而其陰極連接到第二內(nèi)部供電電壓，SCR的電流-電壓特性就會出現(xiàn)一種急反現(xiàn)象，它在ESD期間在預定的電壓處被觸發(fā)。隨著大電壓在芯片電容兩端的形成，預定電壓的SCR在一個足夠低的電壓處被觸發(fā)，以便保護IC的內(nèi)部節(jié)點，防止破壞性的反向擊穿。SCR在其觸發(fā)點上在第一和第二電源電壓之間提供一個低電阻通路。
在一個實施例中，SCR包括一種pnpn半導體結(jié)構(gòu)，它包括設置在p-基片中的一個n-井。第一n+區(qū)和p-型區(qū)都被設在n-井中。n+區(qū)和p-型區(qū)是分開的并且通過電連接形成SCR的陽極。還包括一個第二n+區(qū)。然而，在把SCR用于電源箝位時，由于幾方面的原因會出現(xiàn)觸發(fā)的困難。首先，SCR有一個最小觸發(fā)電壓，它處于電源總線上的n+節(jié)點擊穿電壓附近，這意味著經(jīng)常會與電源總線上的其他電路均分ESD電流。再有，每個SCR箝位在低電壓狀態(tài)下都有一個最小觸發(fā)電流。這樣，在較高的觸發(fā)電壓附近，由于SCR未能達到低電壓狀態(tài)，電源總線會被“掛起來”，導致與整個電源總線的電流均分。
除了用SCR作為電源箝位來提供ESD保護之外，在過去幾年中，在例如Intel公司制造的80486SL(增強型)微處理器等產(chǎn)品中，特別是在電源兩端普遍把二極管串作為常規(guī)ESD保護的一部分。
二極管串在ESD事故期間可以有效地把外部電源耦合到其對應的核心電源，而在正常操作期間提供充分的電壓隔離，以防止不應有的耦合。當它們起到“電荷耦合器”的作用時，它們具有增強的充電器件模型(CDM)性能。更明顯的是它們有助于使產(chǎn)品具備多個電氣隔離的電源，以便通過多管腳組合測試的HBM ESD測試，這是最普通的工業(yè)標準測試。與此相反，由于某種原因沒有使用二極管串的大部分具備多個電氣隔離電源的產(chǎn)品都很難通過HBM管腳組合測試。在這些情況下，故障經(jīng)常是難以捉摸的，看起來好象是由于外部電源總線的“磨損”而隨機發(fā)生的。這樣看來，就需要更好的電源箝位以及把電荷引向“安全”放電通路的更好的耦合。下文中說明了二極管串是如何實現(xiàn)這一目的以及如何用于擴展和改善ESD保護的。
二極管串的一個典型實例是

圖1a所示的Vsso(即一個有干擾的輸出電源)對核心或基片的Vss的雙箝位。單個的二極管當然是裝在p-基片上的n+結(jié)，而四個疊加的則是一個二極管串單元。圖1b中還示出了設在Vcco與核心Vcc之間的一個典型的二極管串。值得注意的是，Vsso-Vss結(jié)構(gòu)是雙向的(因為存在寄生二極管)，而Vcco-Vcc耦合是單向的。
二極管串的布局從一個子單元開始，類似于圖2中用頂視圖所示的二極管。基本的p-n結(jié)是由間隔緊湊的最小寬度的p-擴散和浮動n-井的n+抽頭(tap)構(gòu)成的。這些單元的并聯(lián)組合構(gòu)成了具有所需面積的二極管，該面積是在考慮到對著金屬連接的n+抽頭指(finger)的金屬連接的p+抽頭指的整個長度的條件下測量的。按照這種方式，電流密度是按照每微米的電流來測量的。接著把二極管串聯(lián)連接，如圖3的截面圖所示。每個n-井被漸減并且裝入下一個二極管的p+結(jié)。用這種方式可以把任何數(shù)量的p-n結(jié)串在一起(盡管如下文所述有一個由大變小的轉(zhuǎn)折點)；為了便于說明，例舉了一種通常選擇的四級結(jié)構(gòu)。
在圖3中，浮動井與基片還構(gòu)成了一個不可避免的整流結(jié)，其結(jié)果使“二極管串”實際上構(gòu)成了一個達林頓耦合的PNP晶體管電路，如圖4所示。這樣就會在二極管串工作時出現(xiàn)影響垂直電流增益(β)的問題，這是值得注意的。事實上，垂直電流增益可以被用來制定一種能提高效率和通用性的方案。但是首先要確定p-n二極管的公式和溫度關(guān)系。
為了給理解本發(fā)明提供進一步的必要知識，以下要說明二極管的溫度關(guān)系和電流對電壓的關(guān)系特性。
a.溫度關(guān)系從p-n結(jié)的I-V關(guān)系開始I＝Is(exp(qV/nkT)－1)，其中的Is＝Io exp(-Eq(T)/kT)， (公式1)其中的n是二極管的理想因數(shù)(大約為1)，Eq(T)是帶隙，T是絕對溫度，k是Boltzmann常數(shù)，而q是電子荷。如果V＞3kT/q，在典型的產(chǎn)品溫度范圍內(nèi)大約為100mV，-1項就可以省略。Io中的任何溫度關(guān)系都會被以下的指數(shù)因數(shù)的溫度關(guān)系所超過。因此，公式1可以寫成1 n(1/Io)＝(qV－nEg(T))/nkT，(公式2)并且假設對于恒定的電流I來說這一數(shù)值幾乎與溫度無關(guān)。在所考慮的典型的產(chǎn)品溫度范圍(-55C到125C)內(nèi)，根據(jù)Y.P.Tsividis在IEEEJ.Solid State Circuits，SC-15，1076-1084(1980)中發(fā)表的《應用于帶隙參考源的Ic-Vbe特性中溫度效應的精確分析》，測得的硅帶隙是Eg(T)＝Ego－bT，其中的Ego＝1.206eV，b＝2.7325×10-4eV/K。
只有在室溫以下才省略很小的第二級溫度校正，因此，Ego就是外推的0k帶隙，并且在此后用伏特來表示。值得注意的是，如果對公式2進行擴展，線性系數(shù)b對右邊的溫度關(guān)系沒有影響，因此，另一種與溫度無關(guān)的數(shù)值是(qV－nEgo)/nkT這表明如果在絕對溫度T0處的二極管正向電壓Vf是已知的，在另一溫度T1時，很容易計算出同一正向電流下的電壓Vf(T1)＝nEgo＋(T1/T0)(Vf(T0)－nEgo)(公式3)因此，Vf的溫度系數(shù)會是負值；典型的T0是室溫，而在正向電流為1-10μA時的Vf大約為0.55-0.6V，Vf的給定溫度系數(shù)大約是-2.2mV/K。
b.電流-電壓關(guān)系可以通過二極管I-V關(guān)系的半對數(shù)曲線測量二極管的理想因數(shù)，最普遍的方法是使用HP4145半導體參數(shù)分析儀。在室溫和低電流的條件下，理想的二極管(n＝1)普遍具有60mV/10的斜率(0.060V≈300k ln(10)/q)。
在確定了單個二極管的理想因數(shù)之后，就可以考慮二極管串的半對數(shù)I-V斜率。對于m個串聯(lián)的二極管來說，可以看出低電流I-V斜率是每十進刻度m mnkT ln(10)/q伏特，或是在室溫下對于理想的二極管為m×60mV/10。即使是在有限的PNP電流增益β之下，只要是β與電流無關(guān)，仍可以保持這一結(jié)果。如下所述，雙極性電流增益僅是根據(jù)β本身來放大在給定電壓下通過的電流。
模擬晶體管作用的效果，也就是模擬電流增益和模擬泄漏狀態(tài)和ESD狀態(tài)，可以為正確地理解本發(fā)明提供進一步的有用的知識。
電流增益和泄漏狀態(tài)下的模擬為了分析PNP雙極性電流增益β在二極管串性能上的作用，在圖5中示出了一個單級的達林頓耦合串，它的發(fā)射極、基極和集電極電流具有普通的關(guān)系由于流入下一個二極管級的發(fā)射極的電流有所減少，2級的正向電壓將隨著β而減少
1n(I1/Is)＝qV1/nkT；1n(I2/Is)＝qV2/nkT＝1n(I1/(β＋1)Is))＝1n(I1/Is)－1n(β＋1)，因此V2＝V1－(nkT/q)1n(β＋1)，或是V2＝V2－1n(10)(nkT/q)log(β＋1) (公式4)若Vo＝1n(10)(nkT/q)，在室溫T下對于一個理想二極管就是60mV。把公式4用于多級，從而給出各級的附加Vo*log(β＋1)的損失，就得出m個相同二極管的串在電流為I1時的總電壓 其中的V1是在發(fā)射極電流為I1時一個二極管的基極-發(fā)射極電壓(集電極和基極短路)。顯然，這種方式取決于常數(shù)β并且不影響串聯(lián)電阻，在低泄露電流的范圍內(nèi)通常是這種情況。溫度對二極管串效率的影響如圖6所示是很明顯的，該圖用公式5繪出了兩種溫度的曲線。
如果給定了象理想因數(shù)和參考溫度(例如室溫)下對應給定電流的正向電壓等等基本的二極管數(shù)據(jù)，就可以用公式5計算出一定溫度下的V1。公式5和構(gòu)成公式5的和數(shù)顯示出適當?shù)摩驴梢允鬼樞虻母鱾€二極管級的附加電壓減小，其結(jié)果是末級的發(fā)射極電流越來越小，從而使該級的電壓降越來越小。當電壓很低使得公式1中的-1項再次起到實質(zhì)的作用并且使每個附加級的電壓變?yōu)榱銜r，這種關(guān)系就不存在了。實際上決不會從Vt中去掉一個附加的二極管。
電流增益ESD狀態(tài)下的模擬當一個ESD脈沖通過二極管/晶體管時，電流密度比上述的泄露狀態(tài)時要高出數(shù)十倍。此時不只是微安級的泄露，而是在初級二極管的p+指的長度上的每微米具有毫安級的電流。在這種狀態(tài)下，二極管的電阻作用就變得重要了，并且電流增益會減小。
在圖7中表示了相對于電流密度繪制的β的預期函數(shù)關(guān)系。如果相對于log Je繪制log β的曲線，仍可以得到線性傾斜斜率的發(fā)射極電流密度。這樣還可以使模擬得到簡化。在所有雙極性晶體管中都希望集電極電流密度具有傾斜的β(參見W.M.Webster發(fā)表在S.M.Sze，《半導體器件物理》第二版(Wiley，1981)，pp.142-143上的《論具有發(fā)射電流的節(jié)-晶體管電流放大比的變化》，Proc.IRE 42，914(1954)。其結(jié)果是在低電流下具有高的β，由于泄漏電流的原因這是不希望的，并且在高電流時的β較低，此時的β使ESD電流通過基片。盡管如此，如果巧妙地使用設計方案，在有效的區(qū)域內(nèi)就可以設計出高效的保護器件。
發(fā)明概述本發(fā)明是對1993年10月15日提交的08/138,472號共同未決申請中所述的ESD保護的一種改進。
眾所周知，靜電放電(ESD)會對集成電路造成不可挽回的損害。集成電路在設計時采用相對較低的電源電壓，通常為2.5-5V。當高電壓被加到集成電路的輸入或輸出緩沖器上時，就會發(fā)生損害，這種情況有時只是由于人體接觸到封裝管腳而造成的，這些管腳與集成電路的輸入或輸出緩沖器具有電連接。
盡管隨著新式集成電路的工藝和應用出現(xiàn)了各種提供ESD保護的電路，仍然需要不斷地采用新的測試手段來提供ESD保護，因為使用對人體方式(HBM)的很高的ESD測試電壓已經(jīng)合格的各個標準單元不能提供足夠的保護，這樣就會使集成電路出現(xiàn)故障。針對這種故障的慣用方案是在SQFP封裝中把Vcc電源總線分開，但是這樣會在許多所需的管腳組合測試之后出現(xiàn)Vcc泄漏故障。有時候可以通過分別測試來避免這種故障，也就是按照最新的工業(yè)測試標準在大量元件上設置許多所需的“單擊”，但是這樣做的效果是有限的。
我們所需要的是把用于ESD單元的標準單元方法的“積木性”還原。當一組標準的輸入和輸出器件在一個測試芯片上工作正常時，如果將它們用在各種產(chǎn)品中，就必須保證具有相同的結(jié)果。根據(jù)故障分析的結(jié)果以及在所有的電源被人為地短接到一起時會使ESD問題幾乎全部消失的事實，產(chǎn)品的ESD性能是不均勻的，因為從一個電源到另一個電源的ESD電流通路不同(參見圖8)，這樣會使電流通路減少到幾乎等于標準單元組件本身的數(shù)量。由此可以看出用一組適當?shù)碾娫大槲唤M件可以處理這部分電流通路，并且可以被用來使產(chǎn)品在ESD測試中按照要求工作。在圖8中表示了電源耦合是怎樣促進ESD電流通過指定的電流通路的。
在使用電流箝位時，輸入保護器件很難起動，并且不能按照保護IC的需要吸收所有的ESD電流。出現(xiàn)在目前使用的二極管串中的雙極性作用對電源箝位非常有用。目前是使用這些二極管串把一個電源總線接通到另一條總線，并且僅能在兩個電源足夠緊密地跟隨，從而使橫向連接無害時才能使用。本發(fā)明把在這種雙極性作用的原理下工作的電源箝位的用途擴展到使兩個電源“獨立”的程度，并且把某些電源總線箝位在基片的電壓。
本發(fā)明利用了一個偏置網(wǎng)絡作為關(guān)鍵元件，它被用于增強二極管串，從而向圖14所示的二極管或是圖19所示的能提供PNP達林頓增益部分的懸臂二極管以及圖20A-20C所示的終端分配很小但是很明顯的正向電流。在圖14的實施例中，新式的基本元件是用于ESD保護的多級達林頓晶體管，而不是用于放大雙極性IC中的信號。在圖19的實施例中，終端是新式器件的基本元件，并且使保護器件”獨立”終端在有限的時間(取決于P-柵極正偏的RC時間常數(shù))內(nèi)向增益部分提供末級的基極電流，從而使ESD電荷可以無害地通過PNP電路短路，但是從長遠來看能確保不會從穩(wěn)壓電源吸收電流。這一整體的構(gòu)造可以吸收噪聲尖峰和ESD脈沖。按照標準化測試的要求，終端還可以在ESD脈沖之間使其電容器放電。
本發(fā)明對IC電源的箝位非常有用，并且在嚴格的ESD測試期間減少經(jīng)常出現(xiàn)在IC電源上的損害。由于管腳的數(shù)量和多個電源線，當前的器件要在工業(yè)標準的人體方式(HBM)ESD中承受數(shù)百甚至數(shù)千倍的電壓。目前已經(jīng)有跡象表明用本發(fā)明的PNP電路器件基本上可以在產(chǎn)品的ESD測試中一次通過，這樣就有可能僅用少數(shù)的元件抽樣進行HBM測試。這樣做可以在很大程度上簡化ESD的鑒定過程。
附圖的簡要說明通過以下結(jié)合附圖的詳細描述可以更加充分地理解本發(fā)明。但是附圖不應該被理解為是把本發(fā)明限制在圖示的特定實施例，而僅是為了說明和便于理解。例如，在圖中所示的相對的層厚度不能被理解為代表實際的厚度。
圖1A和1B是設在基本電源與核心電源之間的典型二極管串的示意圖。
圖2是二極管子單元布局的示意性頂視圖。
圖3是P-基片CMOS中的4級二極管串的截面圖。
圖4是圖3中的一個四級二極管串，看起來是一個PNP晶體管的電路。
圖5表示在單級二極管構(gòu)成的雙極性晶體管中的電流增益效果。
圖6表示了在β＝6時二極管串導通電壓的曲線。
圖7是一個曲線圖，表示了對于一個典型的二極管串PNP晶體管的電流增益對集電極電流密度的對數(shù)曲線。
圖8表示在相對于Vss發(fā)生正靜電放電期間通過本發(fā)明電路的最佳的ESD電流通路。
圖9表示一個MIL-STD883C，Method 3015.7，Notice8靜電放電測試電路。
圖10(a)是具有偏置二極管串和懸臂二極管串的本發(fā)明的靜電放電保護電路的電路示意圖。
圖10(b)是本發(fā)明總的靜電放電保護電路的電路示意圖。
圖11是在本發(fā)明一個實施例中使用的類似于圖3的一個二極管電源箝位的截面圖。
圖12是本發(fā)明另一實施例的電路示意圖，它僅為輸入管腳提供ESD保護。
圖13表示在相對于外部Vss發(fā)生負靜電放電期間通過本發(fā)明電路的電流通路。
圖14是按照最高溫度設計的一個用于6-二極管混合電源箝位串的偏置網(wǎng)絡，在這一溫度下流動的泄漏電流是ΔV/R＝2.5/R，此時采用最小的總電阻。
圖15是一個用于8-二極管混合電源箝位串的偏置網(wǎng)絡，其設計指標與圖14中的網(wǎng)絡相同。
圖16表示對圖14所示的3.0-5.5V 6-級復合二極管串測得的泄漏。所選擇的數(shù)值允許低泄漏達到100C。
圖17是在用于6-二極管混合電源箝位串的p-溝道FET中采用的偏置網(wǎng)絡。
圖18表示用于復合二極管串的另一種p-溝道柵極的布局，其目的在于限制由于p-柵極關(guān)斷造成的放大的n-井泄漏。
圖19表示了本發(fā)明采用的關(guān)鍵元件，用于說明提供PNP達林頓增益部分的懸臂二極管。
圖20(a)-20(e)表示各種終端，它們可以和本發(fā)明所用的懸臂二極管串一起使用。
圖21表示一個二-級RC延時電路。
圖22表示具有電阻性偏置網(wǎng)絡和圖20(c)所示的終端電路的一個六極懸臂二極管串。
圖23(a)-23(d)表示無效的懸臂二極管終端電路。
圖24表示一個PNP單元布局，它使得頂側(cè)的電流積聚被放大β倍。
圖25表示為了提高垂直的β而把p-井安放在n-井內(nèi)側(cè)。
發(fā)明的詳細描述這里說明了一種用于CMOS，特別是n-井，p-基片CMOS的健全的靜電放電(ESD)保護電路。為了便于充分地理解本發(fā)明，在下文中說明了很多具體的細節(jié)，例如電路結(jié)構(gòu)、導電類型、電流、電壓等等。然而，顯而易見，對于本領(lǐng)域中的技術(shù)人員來說，即使不說明這些細節(jié)仍可以實現(xiàn)本發(fā)明。在另一些例子中，為了避免不必要地妨礙對本發(fā)明的說明，沒有在具體的細節(jié)中說明公知的電路元件和結(jié)構(gòu)。
圖9表示用來滿足MIL-STD883C，Method 3015.7，Notice8的人體方式(HBM)脈沖測試。按照這種測試方法，器件12通過由電阻R1、R2、開關(guān)S1和電容C1構(gòu)成的網(wǎng)絡被連接到一個可調(diào)的高壓電源11。用電容C1產(chǎn)生放電脈沖或是“沖擊”，電容C1的容量為100皮法；通過電阻R1充電到數(shù)千伏特。電阻R1的值在1至10MΩ之間。
在執(zhí)行測試時，電容C1首先通過電阻R1適當?shù)爻潆?；然后切換繼電器S1，通過電阻R2把電容C1連接到器件12。電容C1上的電壓通過電阻R2(1.5kΩ)向被測的管腳放電。MIL-STD要求針對所有可能的放電方式在正向和反向各發(fā)出三次沖擊?？赡艿姆烹姺绞饺缦?.所有管腳相對于各個接地的獨立電源。
2.各自具有接地獨立電源的所有電源管腳彼此之間。
3.所有信號管腳相對于接地的所有其他信號管腳。
現(xiàn)在參見圖10(a)，圖中表示了本發(fā)明用于偏置二極管串(BDS)和懸臂二極管串(CDS)雙方的ESD保護電路的電路示意圖。在大多數(shù)場合下，圖10(a)的電路被用于為輸入/輸出(I/O)緩沖器提供ESD保護，并且采用獨立的Vcc和Vss電源。獨立的電源用Vcc1和Vss1表示，它們相對于內(nèi)部電路來說代表外部的電源。應該看到，圖10(a)的電路與被保護的集成電路被有益地設在同一個硅基片上。這樣，本發(fā)明的ESD保護電路就很容易作為普通集成電路制造工藝的一部分來制造。
以下要進一步詳細說明用于保護典型的I/O管腳的關(guān)鍵電路元件。這些電路元件包括分立器件的組合以及寄生的結(jié)構(gòu)。
首要的問題之一是要注意到圖10(a)的ESD保護電路采用了獨立的電源。例如，外部電源Vcc1和Vss1分別被連接到節(jié)點44和45，而內(nèi)部電源Vcc和Vss被連接到各自的節(jié)點33和34。各個外部電源通過一個二極管箝位被連接到其對應的內(nèi)部電源。舉例來說，偏置二極管串(BDS)26把節(jié)點44連接到節(jié)點33，而二極管串(DS)27把節(jié)點45連接到節(jié)點34。通常構(gòu)成IC的輸入/輸出電路一部分的緩沖電路在圖10(a)中是用PMOS晶體管42和NMOS晶體管41來體現(xiàn)的。晶體管41和42在節(jié)點45和44之間是串聯(lián)連接的。
本領(lǐng)域的專業(yè)人員可以理解，在本發(fā)明中，圖10(a)中的輸入/輸出緩沖電路是連接到外部電源的。這意味著I/O器件產(chǎn)生的任何噪聲都可以有效地與IC的內(nèi)部電源線隔離。二極管串26和27各自都起到箝位二極管的作用，從而在有噪聲的外部電源線與內(nèi)部電源之間保持獨立。這種二極管箝位機制還在芯片的外部和核心電源之間提供了可能的最低阻抗路徑。二極管串26和27可以包括一或多個串聯(lián)二極管，這取決于兩個電源之間需要隔離的噪聲電平。例如，若要在Vccp和Vcc之間提供至少2.0伏特的噪聲隔離，二極管串26就應該包括至少四個串聯(lián)連接的二極管。
圖11是二極管箝位結(jié)構(gòu)的一個截面圖，它是由四個串聯(lián)連接的二極管構(gòu)成的。圖示的二極管包括設置在基片50內(nèi)的一組獨立的結(jié)構(gòu)。每一個結(jié)構(gòu)包括設置在浮動n-井89中的p+和n+擴散(分別用93和94表示)。四個獨立的n-井區(qū)域89a-89d分別被設置在p型基片50中。舉例來說，串聯(lián)系列中的第一二極管包括擴散區(qū)域93a和94a，其中的p+擴散區(qū)域93a被連接到外部電源Vccp。
構(gòu)成二極管箝位的獨立二極管的串聯(lián)連接可以用任何可用的金屬層連接在一起。金屬連接通常是從前級二極管的n+區(qū)域連接到后級的p+區(qū)域；也就是說，n+區(qū)域94a連接到p+區(qū)域93b，n+區(qū)域94d連接到p+區(qū)域93c，依次類推。在二極管箝位的陰極端，n+區(qū)域94d被連接到內(nèi)部電源Vcc?？梢圆捎门c圖3和11所示的相同的浮n-井來構(gòu)成電源二極管串27。然而，對于二極管27來說，p+側(cè)被連接到外部Vssp電源，而二極管的n+測被連接到內(nèi)部的Vss。二極管串26和27的結(jié)構(gòu)被設計成在靜電放電期間能夠提供電流通路。
圖10(a)的ESD保護電路中的某些關(guān)鍵元件使用了二極管偏置、錐形的、以及懸臂二極管。
懸臂二極管串30的操作功能是把任何破壞性電流從芯片內(nèi)部電容上分流，從而保護IC的核心。
繼續(xù)看圖10(a)，焊盤與輸入柵極之間的連接是通過電阻Rs(用電阻37表示)和二極管23、24構(gòu)成的局部輸入柵極箝位網(wǎng)絡構(gòu)成的。電阻37的典型值處于100歐姆的量級。在大多數(shù)情況下，二極管23和24的位置應該鄰近輸入柵極電路，以便在輸入柵極附近維持低電壓。局部輸入柵極箝位起到一個降壓網(wǎng)絡的作用，把I/O緩沖器輸入側(cè)的柵極電壓箝位在可以接受的電平。舉例來說，這一電平可以代表一個輸入或輸出緩沖器的柵極介電擊穿電壓。在一個實施例中，電阻37是由一個普通的多晶硅電阻構(gòu)成的。另外還要注意，二極管23和24的尺寸通常是很小的(例如30微米寬)，并且可以用構(gòu)成二極管串26和27的同樣的二極管單元構(gòu)成。
包括水楊酸(salicided)擴散的現(xiàn)有技術(shù)結(jié)構(gòu)的問題之一是對與I/O緩沖器有關(guān)的晶體管器件的損害。這是因為水楊酸基本上除掉了與漏極擴散相聯(lián)系的正常電阻，在這種情況下不會再出現(xiàn)電流擴散，并且會在源極和漏極區(qū)域發(fā)生損壞。
繼續(xù)看圖10(a)，尚未提到的其他電路元件包括二極管21，22和25。二極管22被連接在焊盤和節(jié)點44之間，并且在焊盤或管腳受到正向沖擊時把電流分路到電源Vccp。二極管22的位置最好鄰近晶體管42，以便使二極管22的陽極與晶體管42漏極之間的電阻最小。與此類似，圖中的二極管21連接在焊盤和節(jié)點34之間。二極管21是輸出緩沖器的布局中固有的，用于在焊盤相對于Vss受到負沖擊時防護ESD故障。二極管25也是輸出緩沖器的布局中固有的，并且被連接在Vss和Vssp之間。二極管22和25都是由設在n-溝道漏極/源極晶體管區(qū)域和p-基片之間的大面積垂直二極管構(gòu)成的。
圖12表示了本發(fā)明的ESD保護電路的一個替代實施例，用于典型的單輸入管腳。缺少了輸出晶體管41和42，圖12的電路明顯地簡化了。在圖12的實施例中采用了與圖11相同的基本結(jié)構(gòu)，其區(qū)別僅是沒有包括晶體管41，42以及相應的電阻38和二極管25。另外，由于圖12的電路是用于處理單輸入信號的，不需要獨立的電源和箝位二極管26和27。輸入管腳通常是連接到內(nèi)部電源，這樣就不需要專用的ESD電源二極管箝位。在所有其他方面，圖12的電路與上述的圖11完全相同。本領(lǐng)域的專業(yè)人員應該知道，如果去掉了MOS輸出驅(qū)動器，就省掉了易受損的薄弱的柵極，這樣就減少了單元的電容。
圖8和13是用于進一步解釋本發(fā)明在ESD期間的作用的實例。圖8表示了在相對于Vss的ESD正沖擊期間通過圖10(a)電路的電流通路。另一方面，圖13表示了在相對于外部Vssp的ESD負沖擊期間的電流通路。
如果把這一原理用于圖10(a)的I/O ESD保護電路，就很容易識別出ESD事件期間電流的流向。例如在圖8中，箭頭47指出了在管腳相對于Vss受到正沖擊時的ESD事件期間電流所通過的路徑。在這種情況下，二極管22和偏置二極管串26被導通，把電流分流到核心并且把芯片電容充電到Vss。這個電容(對微處理器來說大約是10000皮法)在充電時消耗了大部分ESD能量。隨著ESD沖擊電壓的增加，芯片電容兩端的電壓最終會達到12-13伏。在這一點上，懸臂二極管串30開始工作，向Vss提供一條低阻抗通路。
圖13表示了相反的情況，其中的I/O管腳相對于外部電源電壓Vssp受到負沖擊。此時的電流從外部的Vss1通過二極管箝位27流到Vss。然后，放電電流路徑繼續(xù)通過n-溝道漏極二極管21，并且最終輸出到管腳上。
在執(zhí)行ESD保護時，導電性在成功的電路中起著重要的作用。在圖10(a)的ESD保護電路中，電源箝位二極管串26和27以及懸臂二極管串30可以遠離它們要保護的實際的I/O緩沖器。然而，電路的電流通路阻抗應該被保持在很小，從而使其他的寄生路徑不會成為最佳的放電路徑。另一方面，二極管23和24最好是盡量靠近輸入器件的節(jié)點，以便盡量減少電壓降。
另外，由于瞬間的ESD沖擊很容易超過幾個安培，并且能持續(xù)幾個豪微秒，金屬寬度就變成了一個重要的因素。例如，如果金屬寬度不夠?qū)?，在?jié)點35上從焊盤延伸到I/O單元的金屬(稱為“引導金屬”)會在ESD事件期間熔化。由于這個原因，引導金屬所具有的寬度應該足以滿足處理大放電電流的要求。
圖10(b)表示了本發(fā)明的總體方案，其中供選擇或是不必要的元件是用虛線表示的。從焊盤到外部電源Vcc1和Vcc2的p-溝道器件22是可有可無的，但是，如果有，其方向就應該如圖10(b)中所示。類似地，僅有向始終存在的內(nèi)部電源Vss器件供電的外部電源Vss1或Vss2對于基片二極管27是固有的。然而，從Vss1或Vss2到Vss的(無偏置的)二極管電路28是可供選擇的。在圖10(b)中所示的本發(fā)明的新穎之處在于從Vcc到Vss的箝位32，它可以是一個懸臂二極管或是偏置的二極管電路，以及從Vcc1和Vcc2到Vcc的偏置二極管串26。需要指出的是，沒有箭頭的器件21對于ESD電流的通過能力來說是雙向的。
由設在p-基片CMOS中的浮動n-井構(gòu)成的用于靜電放電(ESD)保護的二極管串的特點是參照泄漏電流狀態(tài)和ESD電流狀態(tài)來描述的。雙極性PNP的作用是防止不利的低電壓導通，并且對電源過電壓提供很有用的箝位。
如上所述，本發(fā)明是一種在集成電路(IC)中用于改善靜電放電(ESD)保護的電路。該電路利用了原有的在CMOS(主要是n-井，p-基片CMOS)集成電路的電源總線之間提供ESD保護的器件。本發(fā)明采用了一些手段來利用β并且限制其不良效果，其中采用了二極管偏置、漸減以及懸臂二極管，并且用PPN單元來增強β。
利用β并且限制其不良效果如上所述，PNP電流增益對于二極管串的性能有以下的效果a)低電流β是不理想的，因為它會切斷電路的導通電壓。
b)高電壓β是非常有益的，因為它可以使二極管串對于基片Vss形成高效的電源箝位，這要比其僅用于向另一條電源總線充電的作用更好。
盡管β在低電流時顯得太高了，這里還有一種方法，可以把β用于ESD箝位，同時使其在泄漏狀態(tài)下對二極管串性能的影響最小。以下概述了這些方案，其目的是在不損害ESD性能的條件下消除β的不良影響。
i.二極管漸減(tapering)公式5表示了一組相同二極管的總的二極管串電壓Vt。然而，后續(xù)的二極管/PNP級的面積(即p+指的長度)可以改變。假如二極管串的每個后續(xù)PNP級的面積按照一個精確的系數(shù)(β＋1)縮小，每個二極管上的電流密度就會完全相同，并且在電路兩端獲得mV1的充足電壓。公式5可以被寫成特殊的形式 其中的Li是相對于L1＝1的第一級的第i級的指長(二極管面積)。按照預期的β值，如果二極管/PNP電路漸減到一定的程度，第二項就會消失，或者至少會縮小。適當漸減的二極管串不僅消除了與β有關(guān)的隔離電壓問題，并且使用的面積比較小。
然而，值得注意的是二極管的導通受到了限制，因此，ESD電流狀態(tài)會損害一定區(qū)域的二極管。即使著眼于高電流β(β較低)而漸減電路，每個二極管仍會出現(xiàn)類似的電阻下降，這種情況有時是不能接受的。
ii.偏置網(wǎng)絡二極管串兩端的傾斜增量電壓的作用自然是隨著電流對地的流動降低后級的電流密度。因此，在后級中增大電流密度是一種有價值的目標，從而使所需的總電壓降在各個有效級中間大體上平均分割。通過漸減(tapering)可以實現(xiàn)這一目的，但是，如上所述，漸減的主要問題是用這種減少二極管串泄漏的方法不能兼顧最大的ESD性能。但是還有另一種方法可以在完全不影響ESD性能的情況下保持圖6的下垂曲線，即用偏置網(wǎng)絡來擴展二極管串，向二極管分配小而明顯的正向電流。這樣就使二極管串受到了一定程度的箝位，并且按慣例將其稱為箝位二極管。在圖14中畫出的一個此類電路可以按照一或多個二極管的段為二極管提供偏置，因此，在二極管串兩端獲得的電壓是一段上的電壓的倍數(shù)。而泄漏電流的要求在一定的溫度范圍內(nèi)是相對穩(wěn)定的。
圖14表示了由末端的3.3-5V混合電源供電的偏置的二極管串。把普通的PNP晶體管電路用二極管表示，分布的接地端是公共的集電極。在這種情況下，偏置網(wǎng)絡的設計構(gòu)思是要使使用的面積最小，這就意味著使總的電阻值和總的電阻數(shù)量最小。對電阻的一種最有效的選擇是長溝道的PMOS器件。為了在給定溫度下(例如100C)在圖14的二極管串兩端獲得所需要的2.5V，就需要確定在最高的既定溫度下按照ΔV/3＝2.5/3＝0.833V偏置的兩個PNP二極管/晶體管所需的電流Io。然后選擇R，因此，Io流經(jīng)各對二極管，即ΔV/3R＝2.5/3R＝Io，總的泄漏是2.5/R＝3Io。這種情況是2Io流經(jīng)第一電阻，然后，Io被分流到第二二極管對(假設在PNP增益無限大的最壞情況下，此時在每段之后不會剩下二極管電流)，并且在第二電阻兩端形成相同的電壓降IoR。預先計算的Io最終會流過最后兩個二極管。因此，只要流入一段的Io能至少產(chǎn)生ΔV/3，通過二極管串的總電流是3Io＝ΔV/R或是更低(這里的ΔV＝5.5V－3.0V＝2.5V)。以下要概述這一過程。
這種簡化的觀點是針對最壞情況的設計方案，在其中假設β很大并且流向下一段二極管的電流量很小，這并不是通常的情況。更完整的模型可以給出精確的答案，但是無限大的β僅能改善二極管串的泄漏性能。
增加的偏置電阻在ESD方式下不影響二極管串的原因是其電阻值很大，因此通過的電流很小。重要的問題是要保證電阻器件不容易形成寄生擊穿狀態(tài)，二極管串在低電壓時的箝位能力可以對此做出保證。
以下通過檢驗一個8-二極管串來概述這種方法，它在高溫下也可以實現(xiàn)電源之間的隔離(小電流)，如圖15所示，它的特點是具有四段，每段各有兩個二極管。
仍然假設(簡化的)總電流是ΔV/R，但是現(xiàn)在是4Io，在這種情況下，流入一段的Io產(chǎn)生ΔV/4，或是2.5/4伏。電路圖的結(jié)構(gòu)是很清楚的；從二極管串的正端開始，為了把電壓均分到n個相同段的二極管串，電阻的順序是Rn-1,Rn-2,Rn-3,...,R3,R2,R]]>只要強迫通過一段的Io(＝In/n)至少產(chǎn)生ΔV/n伏，總電流就不會超過ΔV/R。從右邊開始的電阻的順序滿足被稱為調(diào)和級數(shù)的數(shù)學公式1,12,13,14,15...]]>電阻箝位的策略可以模仿城市高速公路的處理方式，也就是在給定的方向上先有3條路，然后2條，最后是1條。對用于把二極管段偏置到同樣電壓的電流接頭來說，在下一個電阻處，相應的“路”在下一電阻產(chǎn)生相同電壓時是不必要的。如上所述，在既定溫度下，實踐證明這種策略在實現(xiàn)泄漏電流和電壓目標時所需的總電阻最小(其表現(xiàn)形式是所用的p-溝道面積)。很明顯，如果在各段中使用更大電阻值(系數(shù)至少為n-1，n是段數(shù))的獨立電阻，也可以達到相同的效果。這就好象為同一方向上的幾個目的地敷設獨立的高速公路一樣。
如果還要采用二極管漸減，對電阻調(diào)和級數(shù)的數(shù)值就需要做某些調(diào)整，因為二極管段的電壓主要取決于電流密度。如果再從這一角度考慮每個偏置電阻為電流提供的如此多的“通路”，若要維持電壓的均分和減少總的泄漏電流，就必須降低每條“路”的導電性，以便符合每段所需的電流量。
電阻調(diào)和級數(shù)的使用要根據(jù)這樣的假設，即把高溫泄漏作為一個問題，并且在給定的電壓指標下實現(xiàn)某一泄漏電流目標的溫度越高越好。如果有足夠的備用裕度和所需的一定穩(wěn)定性，也可以使用不同的串聯(lián)二極管串。例如，如果一段電壓Vo的n倍在目標的高溫下明顯地大于ΔV，就可以把所有偏置電阻設定為R，并且只有最后一段會導通，其他的段將會關(guān)斷，并且In=ΔV-Vo(n-1)R]]>
這不是可以獲得In的最高溫度，但是它可以被用來在目標溫度下盡量減少電流。如果箝位二極管是按照為高溫限定的調(diào)和級數(shù)設計的，可以在低溫條件下重復同樣的分析過程。同樣，除末段之外的所有段實際上會被關(guān)斷。這就意味著圖14中的6-二極管串在總量為1.5R的電阻兩端(對二極管沒有過多的偏置)承受著小于三分之二的ΔV，因此，總泄漏電流小于九分之四ΔV/R，其精確的值取決于低溫下的Vo。但是它不會明顯地低于高溫下的泄漏，顯示出偏置網(wǎng)絡會降低電路對溫度變化的靈敏度。
如圖16所示，根據(jù)試驗，對可漸減的二極管串增加電阻可以獲得預期的結(jié)果。
如上所述，箝位二極管串的電阻是用p-溝道FET來實現(xiàn)的。圖17表示了一個6-二極管電路，其中柵極氧化層的電壓不得大于3.6V，這樣就使p-溝道電阻柵極被折合為3V。這樣做可以使用尺寸更好(較小)的p-溝道器件，因為它比柵極處于0V時的導電性要低。在3V和0V之間的電阻性連接避免了在薄的柵極氧化層兩端出現(xiàn)無關(guān)的電壓。接到Vss(地)的電阻性連接是用n-溝道器件實現(xiàn)的；否則會在柵極氧化層兩端出現(xiàn)電源電壓。
電阻性偏置網(wǎng)絡對達林頓PNP晶體管電路的操作提供了另一種益處，那就是向遠離最高壓電源的浮動n-井(晶體管基極)提供泄漏電流。這一點在高溫下特別重要。盡管即使在操作溫度很高時的n-井泄漏通常也不會超過毫微安的10倍，避免通過幾個放大的PNP級向遠處的n-井提供這一電流仍是很重要的；總的泄漏是基本泄漏與幾個(β＋1)系數(shù)的乘積。采用圖17的結(jié)構(gòu)，浮動n-井的泄漏是通過最多一個PNP級傳送的，從而使這種作用下的總泄漏保持在很低。即使在室溫和相等的Vcc電壓條件下，當二極管被暴露在光線下時(特別是在故障分析期間的顯微鏡光線下)，這種結(jié)果也會變得很嚴重，因為此時的n-井泄漏是很明顯的光電流。由于光電流必須通過放大器來提供，光學達林頓效應的結(jié)果和Vcc-Vss電流是很大的。適當?shù)钠镁W(wǎng)絡可以減少總的電流并且不會引起故障分析對此的注意。
當圖17的兩個電源被設定到可供選擇的相同的3.3V時，就會出現(xiàn)一種有趣的現(xiàn)象。然后，p-溝道偏置電阻器件被關(guān)斷，并且僅有低于最低限度的泄漏(有可能是不足的)被提供給n-井。n-井隨之自偏置到3.3V以下，以便向第五二極管提供泄漏電流，第五二極管相對于3.3V獲得反向的偏置。幸運的是，由于PNPβ在3左右，即使在100℃時，對于八個152μm的二極管來說，這種狀態(tài)下的泄漏有時仍然會小于100nA。較高的β(例如7)和較薄的氧化層可以避免p-溝道關(guān)斷的問題，因為在薄氧化層上可以形成充足的5.5V，這意味著p-柵極可以處于0V。在采用高βPNP器件并且把柵極氧化層電壓限制在低值的可能的進一步處理中，必須要調(diào)整圖17的結(jié)構(gòu)，以便對二極管串中用于減少泄漏的電壓降給予一定的限制。圖18表示了一種方案，它可以在V高＝V低時防止過度放大的泄漏(包括光電流)，其做法是把n-FET重新設計成長溝道的“泄漏對”，為p-電阻柵極產(chǎn)生一個低于V低的電壓使它們不會關(guān)斷，并且也不會出現(xiàn)介電擊穿。泄漏對可以被設計成僅從V低得到最小的泄漏。
值得注意的是，加在偏置二極管串上的電壓并非總是來自一個混合電源芯片上的兩個Vccx。例如可以是處于Vcc和Vss之間，最大的可能是Vcc。隨著技術(shù)的發(fā)展和IC在越來越低的電壓下工作，在相應的較低的老化電壓下，這種類型的電源箝位會是一種不同的情況。例如可以把一個8-二極管電路設計成低泄漏的2.5-3V電源箝位，并且還可以在高溫老化(125-150C)時承受3-3.6V，至少是具有上述方案中的很低的PNPβ。
采用這種在老化時(在這種溫度下PNPβ會增大)承受其最大差分電壓的長二極管電路，仍可能需要用某種方法向中間級注入額外的電流。但是，在高溫和老化電壓下補充的電流有可能嚴重地危及低溫和低壓時的產(chǎn)品性能，除非對到目前為止的偏置方案加以某些改進。
圖18b表示了緩沖分壓器的原理，它被用于向二極管串提供均分的電壓。這種作法可以應用于任意的偏置二極管串，并且緩沖可以作用于電路中任意數(shù)量的中間級。Vcc-Vss箝位是一種基本的選擇，因為在電路兩端一直存在明顯的差分電壓。人們總是希望通過分壓器的穩(wěn)定的泄漏電流很小，并且使放大器從Vcc提供小電流，除非是在高溫下的需要。這樣做可以用很小的附加電路費用在所有溫度下象圖16所示那樣降低泄漏電流。圖18表示了如何在CMOS電路中實現(xiàn)這種方案。
泄漏對T1和T2一直是導通的，但是由于它們是長溝道器件，不會吸取明顯的Icc。當?shù)谒亩O管后面的節(jié)點下降到低于V低的一個門限時，例如在高溫時，源極跟隨器T3(它是一個較大的器件，可以承受許多微安的電流)就導通，直到電路后面的部分得到適當?shù)难a充時為止。但是，在低溫下，T3會完全關(guān)斷或是僅有很小的源極電流，此時可以用小電流支持Vcc。T3中的人體電容效應會影響其關(guān)閉點，但是在設計泄漏對時可以考慮這一問題。
上述原理在PNP晶體管電路偏置方面的新穎性是很明顯的。同時可以滿足ESD保護和與溫度有關(guān)的電壓-電流目標，并且僅使用上述的偏置方式就可以實現(xiàn)。盡管達林頓晶體管本身不是新的，但是涉及這類器件的現(xiàn)有技術(shù)沒有ESD保護，而是用兩級達林頓來放大雙極性IC中的信號(例如P.Horowitz and W.Hill，The Art of Electronics，2nd edition(Cambridge University Press，1989)，pp.94-95.and P.Grayand R.Meyer，Analysis and Design of Analog integrated Circuit，3rdedition(Wiley，1993)，p.223)。在這種情況下，偏置電阻(處于第一晶體管的發(fā)射極和第二晶體管的基極之間)的作用主要是使器件加速，并且避免放大的泄漏電流。“偏置網(wǎng)絡”這一術(shù)語是為了與以往的文獻相適應，并且在本文中適合簡要地描述某些新型的電路。具目前所知，本文所述的多級達林頓構(gòu)造是沒有先例的(它對于信號轉(zhuǎn)換來說是很慢并且無益的)也沒有應用于多級達林頓的ESD保護。
iii.懸臂二極管二極管漸減可以使二極管/PNP電路的各個后續(xù)級所需要的電流越來越小。這一作用在其他方面也是有用的。參見圖4所示的PNP電路，由于各級的電流增益，輸出電流比輸入電流要小(β＋1)。因此，即使β很小，也會有明顯的電流流到基片上。對于一個小于10的合適的β來說，輸出端所需的基極電流足夠低，足以改變輸出的連接，使其連接到另一個電源。用一些小型的電路就足夠了，并且能為用戶保證使兩個電源一直處于電壓限制的范圍之內(nèi)。這種不把電源固定在二極管電路遠端的方式被稱為懸臂，或是懸臂二極管。它可以和二極管漸減以及偏置網(wǎng)絡相結(jié)合，制成更有效，更通用的二極管串結(jié)構(gòu)。
在輸出端僅用一個電容就足以作為懸臂二極管的終端，但是必須在每個脈沖之后被復位，否則就會繼續(xù)充電并且使二極管串關(guān)斷。這是因為HBM測試的重復脈沖的作用，此時，電源會(直接或間接地)受到壓力，形成成百上千倍的儲存。電容器需要在輸入端有一個小的正偏二極管，以便在一秒之內(nèi)放電；井的泄漏可能是不充分的。
目前已經(jīng)證明了懸臂二極管構(gòu)造的好處是明顯的。即使利用精心設計的二極管/PNP串在所有溫度下維持3.0-5.5V的電源差，供電順序的隨意性仍可能妨礙其在特定產(chǎn)品中的應用。另外，如果沒有一種獨立二極管的方案，(幾乎)就沒有辦法用二極管串來保護核心Vcc。一個足夠大的外部Vcc可以容許反向的一個二極管串將其作為終端；由于β的作用，大部分電流會流到基片，并且外部Vcc不會受到威脅。盡管核心Vcc通常是芯片上最好的Vcc并且能耐受ESD，但是在C.Duvvury，R.N.Rountree，andO.Adams，“Internal Chip ESD phenomena Beyond the ProtectionCircuit”，Proceedings of the IEEE International Reliability PhysicsSymposium，1988，pp.19-25中所述的情況下并非總是這樣的。在C.Duvvuryet al.and C.C.Johnson，S.Qawami，and T.J.Maloney，“Two Unusual FailureMechanisms on a Mature CMOS Process”，1993 EOS/ESD SymposiumProceedings，pp.225-231中所述的一種很好的核心電源箝位方式可以容許此類難以捉摸的弱點。
如圖19所示，一個懸臂二極管終端可以在一個ESD脈沖的時間內(nèi)分散大量的基極電流，但是它會使自身長時間地關(guān)斷。在圖中示出了四級電路，還可以增加更多的級。高達幾個mA的基極電流可以通過p-FET(T1)被分散，由于電容的作用，其基極最初是接地的。這一薄氧化層電容大約為1pF并且被帶有一個兆歐級懸臂電阻的長溝道p-FET(T3)正向偏置，從而獲得一個毫秒級以上的RC時間常數(shù)。T2是另一個長溝道器件，它用于向二極管串的末端提供泄漏電流，從而避免泄漏電流被放大的問題。如上文所述，T2可以用連接到二極管串中間的其他電阻性器件來實現(xiàn)。T4是一個小的nFET，用它把T2和T3的柵極接地。在RC引起的時間延遲之后，T1就會關(guān)斷，此時沒有長時間的對地導通。T3的p-二極管連接到輸入端，從而確保電容電壓不會超過輸入端的電壓，如果沒有這個二極管，就會出現(xiàn)重復的脈沖。在每個由于Vccx的泄漏造成的脈沖之后，電路就得到了緩和。
在圖20(a)-(20e)中表示了各種懸臂二極管的終端。在圖20(a)中表示了單一的電容(帶有用于充電緩和的正偏二極管)，在圖20(b)中還表示了圖19的電路。在以下要說明如何通過把電容的電阻性正偏FET連接到一個低于Vccx的電壓而使其縮小。但是，圖20(b)的結(jié)構(gòu)不容許Vccx達到5V的額定值，因為這樣會使柵極接地的長溝道p-FET發(fā)生柵極的介電擊穿。圖20(c)的結(jié)構(gòu)與圖19類似，因為它使用了泄漏對來建立低于Vcc(核心Vcc被限制在3.3V的額定值)的所需的p-FET柵極電壓。此時的所有FET柵極電壓都符合要求，但是Vccx跨接在T1p-FET的柵極和漏極之間，并且也跨接在電容上，在圖19中沒有這兩個元件。這樣，電容就不能是單一的柵極氧化層；串聯(lián)連接的兩個這種器件可能是一種最佳的實施方案，如圖20(c)所示。通常用基片或n-井上的多個柵極構(gòu)成的這種電容可以是串聯(lián)連接的兩個此類器件，把多個柵極作為公用終端，從而避免出現(xiàn)不平衡的泄漏，并且在電容之間真正做到電壓的平均分配?？上У氖菢?gòu)成儲能電容(在接地n-井上的多個柵極)的常用方式不能用于這種“背對背”方案中的兩個器件，其結(jié)果是至少要使用一個反向器件。T1p-FET的柵極和井之間不能達到5V但是在柵極和漏級的邊緣上可以達到靜態(tài)的5V。按照介電擊穿的要求，這種情況恐怕是不行的；如果不行，還需要把T1換成層疊的。由于這些復雜的問題，用一定方式保護高壓Vccx的最佳方案是對核心Vcc使用偏置的二極管串，例如在上述偏置網(wǎng)絡中的情況。
圖20(d)表示了實現(xiàn)具有n-溝道器件的懸臂終端的一種方案。盡管接到Vcc的電容不能是p-基片/n-井CMOS形式的儲能電容器，但是n-溝道的方式具有一定的優(yōu)點，例如在大規(guī)模終端器件中每單位長度的導電性較大。
最后，圖20(e)表示了一個雙極性NPN終端，它在BiCMOS工藝中是非常有效的。這類的雙極性晶體管具有高的增益和每單位面積的高導電性，并且可以把電壓箝位在十分之幾伏(飽和)，而不會出現(xiàn)FET的方波規(guī)律的導通電壓。然而，在這種情況下，如圖中所示，Vcc上的原有RC電路需要緩沖，以便使雙極性晶體管獲得足夠的基極電流。
在圖21中表示了值得注意的另一種工作性能良好的懸臂二極管終端，它具有兩級RC延遲，可以用于端接一個6-級漸減的二極管串。
圖22中原有的6-級懸臂二極管可能已經(jīng)使用了偏置網(wǎng)絡，或是至少使用了圖19所示的接到Vccx的那種長溝道p-FET，它使接到Vccx的OUT節(jié)點自舉，并且在高溫下提供所需的泄漏電流。在大于30(在高溫下較高)的低電流β和來自p-FET的數(shù)十微安的低于最低限度的泄漏電流的作用下，這種形式的器件會自身發(fā)熱，在125℃的環(huán)境溫度下出現(xiàn)熱破壞，并且會將自身燒毀。對于PNP晶體管電路的極大的放大能力來說，這是一種不應有的結(jié)果。通過簡化偏置網(wǎng)絡的安裝并且防止放大泄漏電流，可以避免過度的泄漏電流以及熱破壞。圖22是具有偏置網(wǎng)絡和終端電路的一例6-級懸臂二極管串。電容正偏到高于OUT的電壓，從而保證其有效性，但是，圖中所示的電壓低于Vccx，因此，總的柵極電壓被降低了，并且FET電阻很高。
另外還要注意的是，在使用懸臂二極管終端電路時，如圖23a-23d所示，避免了幾種設計方式。如果n-FET的|Vt|小于短溝道p-FET的|Vt|，在圖23(a)中使用長溝道n-FET的方案就會引起人們的注意，在考慮到n-FET的人體效應時經(jīng)常會出現(xiàn)這種情況。從測試的角度來看，這在實際中會成為一個問題。電容需要充電，并且由于n-FET的導通過渡過程，在Vccx得到脈沖之后馬上就會產(chǎn)生電壓。從電容節(jié)點流入源極的電子會填充溝道。這樣就有助于使源極(無論p還是n)一直連接到電源。
圖23(b)中的電路是不可取的，因為長溝道p-FET向電容充電，而短溝道p-FET柵極保持在低于Vccx的一個VT，并且使短溝道p-FET不會關(guān)斷，這在穩(wěn)定狀態(tài)下是必要的。如圖20(c)所示，由于長溝道p-FET柵極是接地的，電容的電阻性正偏更加穩(wěn)定，但是應該避免圖23(c)中的硬件接地，因為在Vccx和地之間僅有一個又小又薄的氧化層邊緣。這一氧化層可以承受與其并聯(lián)的電路造成的任何CDM ESD事件，但是這些并聯(lián)的元件卻不能得到保證。如果用偏置電阻提供FET的溝道電流，并且當柵極電壓降到地電位以下而使器件導通時，在最后的圖23(d)中所示的電路可以在最后的短溝道p-FET上保持幾百mV。在室內(nèi)光線下，若在柵極上有一個過渡電容，就可以出現(xiàn)這種現(xiàn)象。這種光可以驅(qū)動低于地電位的n-型多電容板，而長溝道p-FET不足以使電容節(jié)點正偏，因此不能使溝道關(guān)斷。最好是明顯地提高長溝道p-FET的電壓(如圖19和22所示)；通過偏置電阻輸送的溝道電流自動地把長溝道p-FET正偏到足夠高的電位使其導通，并且關(guān)斷大p-FET的柵極。
由于懸臂二極管電路在其輸入端連接的電壓突然升高時導通，它可以分流ESD電荷。這樣就可以解釋為什么它不能使一個具有適當輸入保護的器件接地，就象對任一變化信號的ac短路那樣(這樣做甚至還可以削弱開關(guān)噪聲)。作為一種電源箝位措施，二極管電路沒有觸發(fā)電壓和過沖問題，并且在Vcc起動過渡過程可以接受的情況下應該是很好的。幸運的是，HBM的ESD電荷處于100pF×2000V＝0.2μC的量級，并且對CDM來說還要更低，因此，二極管/PNP串在微庫侖的量級上導通，形成有效的ESD箝位。由于3.6μC就是10-9A-hr，或是大約10-9的蓄電量，起動過渡過程對器件的操作是次要的問題，并且在Vcc的許多其他起動過渡過程中間并不是很明顯的。
懸臂二極管從單個的電源被連接到基片上并且起到一種非常有效的電源ESD箝位作用，它沒有TFO或SCR電源箝位的那種觸發(fā)問題。通過單一Vcc的連接，不會由于噪聲、供電順序或是混合電源過高過低造成電源隔離的問題，并且由于PNP的電流增益不會出現(xiàn)附帶的困難。實際上，電流增益得到了充分的利用，并且對器件的操作是最主要的。盡管Webster效應(大電流時的β較小)對理想的狀態(tài)不利，多級的PNP電路通常還是有足夠的增益，可以用小型的電路來提供輸出的基極電流。
半導體器件以及廣義的電子器件從來都是用有效的增益來解決所有的問題。這種達林頓串聯(lián)耦合的PNP晶體管是一個增益部分，但是若將其作為一種傳統(tǒng)的放大器則性能很差，并且從芯片設計的一般角度來看仍是這樣。但是由于其電流增益，它可以通過多電源箝位在解決ESD保護問題中發(fā)揮主要的作用。由于它們具有“獨立”狀態(tài)并且便于應用，懸臂二極管在可以采用它們的工藝中有可能成為最重要的電源ESD箝位手段。
增強β的方法以上的描述說明了多么需要在盡可能多的工藝中使用懸臂二極管。但是，懸臂二極管電路需要一定量的PNP電流增益或是β，在大電流條件下，在各種工藝中往往不能自動地形成這種β。如上所述，由于β是有用的，在設計中最好能加以利用。通常，在考慮到工藝穩(wěn)定的同時，可以提高器件整體性能的任何優(yōu)點都是合理的。在圖25中清楚地表示了這樣一種方案，其中把基本的二極管子單元(subcell)改成了PPN的形式，以便于橫向的電流聚集和垂直的電流聚集。
在PNP頂部的窄小的基極寬度還可以更快地實現(xiàn)穩(wěn)態(tài)的β。然而，在具體的工藝中，30％面積的代價可以把β提高10％。在這里完全沒有考慮與時間有關(guān)的問題，但是也不希望代價太大。在PPN結(jié)構(gòu)中還有另外的一些危險，盡管在這一工藝中沒有出現(xiàn)這種問題，但在電流流入頂部的集電極時可能會由于過熱受到損害，因為其面積小于后側(cè)的集電極面積。由于電壓的下降，在反向偏置的集電極-基極結(jié)上要比正向偏置的集電極-基極結(jié)上耗散多得多的熱量。
增加β的另一種方法是利用植入p-epi的p-井，目前常用于采用p-epi和p+基片的CMOS工藝中。這種植入的深度比n-井要淺，并且若是(不小心)放在了n-井中，就會使其泄漏。這樣，通過p-井的植入就可以使普通二極管結(jié)構(gòu)或是PPN結(jié)構(gòu)中的p+結(jié)加深，從而使基極變窄(圖25)。然而，對發(fā)射極效率，串聯(lián)電阻以及整體面積的影響超過了它的優(yōu)點，因此，在通過測量得到證據(jù)之前，這種整體的概念仍只是一種構(gòu)思。
在閱讀了上述的說明之后，毫無疑問，本領(lǐng)域的技術(shù)人員完全可能對本發(fā)明作出許多修改和變更，應該指出，上述的特殊實施例以及采用舉例方式的說明并不是為了限制本發(fā)明。因此，對優(yōu)選實施例的詳細描述并不是為了限制權(quán)利要求書的范圍，權(quán)利要求書本身僅限定了對于本發(fā)明來說最基本的那些特征。
權(quán)利要求
1.一種用于保護具有輸入/輸出緩沖器的集成電路，防止靜電放電的器件，上述輸入/輸出緩沖器包括第一二極管(22)，其陽極連接到上述集成電路的一個焊盤，其陰極連接到第一外部電源電壓，第二二極管(24)，其陽極連接到上述集成電路的一個輸入節(jié)點，其陰極連接到第一內(nèi)部電源電壓，第三二極管(23)，其陽極連接到第二內(nèi)部電源電壓，其陰極連接到上述輸入節(jié)點，第四二極管(25)，其陽極連接到上述第二內(nèi)部電源電壓，其陰極連接到第二外部電源電壓，以及連接在上述集成電路的上述焊盤和上述輸入節(jié)點之間的電阻(37)，上述保護器件包括一個起到二極管箝位作用的偏置的二極管串(26)，用于在上述第一外部電源電壓和上述第一內(nèi)部電源電壓之間提供噪聲隔離，上述偏置二極管串的陽極連接到上述第一外部電源電壓，并且其陰極連接到上述的第一內(nèi)部電源電壓。
2.按照權(quán)利要求1的保護器件，其中上述偏置二極管串(26)使用一組偏置電阻和對應的一組至少兩個串聯(lián)連接的二極管，每個偏置電阻與上述對應的一組至少兩個串聯(lián)連接的二極管并聯(lián)連接。
3.按照權(quán)利要求2的保護器件，其中有一個均分的電壓通過上述偏置二極管串中的至少兩個串聯(lián)連接的二極管的每個上述組。
4.按照權(quán)利要求3的保護器件，其中用于每組至少兩個串聯(lián)連接的二極管的電阻值從二極管串的正端開始是按以下順序確定的Rn-1,Rn-2,Rn-3,...,R3,R2,R]]>。
5.按照權(quán)利要求1的保護器件，其中上述偏置二極管串是漸減的，從而使每個后續(xù)級的p+指長度小于或等于其前級的p+指長度，并且有至少一個上述級的p+指長度小于至少一個上述前級的p+指長度。
6.按照權(quán)利要求5的器件，其中p+指長度小于其前級的每個后續(xù)級的p+指長度按照一個預定的系數(shù)收縮。
7.按照權(quán)利要求6的器件，其中上述預定系數(shù)是按照器件模型來確定的，在其中考慮到與電流有關(guān)的PNPβ，用于靜電放電測試狀態(tài)的器件電阻，以及在器件操作狀態(tài)的溫度范圍內(nèi)所需的泄漏性能。
8.按照權(quán)利要求3的器件，其中緩沖分壓器被用于通過至少兩個串聯(lián)連接的二極管的每個上述組提供均分的電壓。
9.按照權(quán)利要求8的器件，其中緩沖分壓器被用于向上述二極管電路中間提供額外的偏置電流。
10.按照權(quán)利要求8的器件，其中緩沖分壓器包括一個晶體管的泄漏元件對和一個源極跟隨器晶體管，后者僅在需要時提供上述額外的偏置電流。
11.一種用于保護具有電源的集成電路、防止靜電放電的器件，上述電源包括第一二極管(22)，其陽極連接到上述集成電路的一個焊盤，其陰極連接到第一外部電源電壓，第二二極管(26)，其陽極連接到上述第一外部電源電壓，其陰極連接到第一內(nèi)部電源電壓，上述保護器件包括一個起到電源靜電放電箝位作用的懸臂二極管串(30)，上述懸臂二極管串的陽極連接到上述第一內(nèi)部電源電壓，并且其陰極連接到一個第二內(nèi)部電源電壓。
12.按照權(quán)利要求11的保護器件，其中上述懸臂二極管串(30)使用一組偏置電阻和對應的一組串聯(lián)連接的二極管，每個偏置電阻與一個對應的二極管組并聯(lián)連接。
13.按照權(quán)利要求12的保護器件，其中在穩(wěn)定狀態(tài)期間，在懸臂二極管串的每個上述二極管組中基本上達到相同的電壓。
14.按照權(quán)利要求13的保護器件，其中用于每個二極管對的電阻值從二極管串的正端開始是按以下順序確定的Rn-1,Rn-2,Rn-3,...,R3,R2,R]]>。
15.按照權(quán)利要求11的保護器件，其中上述懸臂二極管串是漸減的，從而使每個后續(xù)級的p+指長度小于或等于其前級的p+指長度，并且有至少一個上述級的p+指長度小于至少一個上述前級的p+指長度。
16.按照權(quán)利要求15的保護器件，其中每個后續(xù)級的p+指長度按照一個預定的系數(shù)收縮。
17.按照權(quán)利要求16的保護器件，其中上述預定系數(shù)是按照器件模型來確定的，在其中考慮到與電流有關(guān)的PNPβ，用于靜電放電測試狀態(tài)的器件電阻，以及在器件操作狀態(tài)的溫度范圍內(nèi)所需的泄漏性能。
18.按照權(quán)利要求11的保護器件，其中上述懸臂二極管串利用一個電容作為電源固定器。
19.按照權(quán)利要求11的保護器件，其中上述懸臂二極管串利用一個晶體管網(wǎng)絡作為電源固定器。
20.按照權(quán)利要求19的保護器件，其中上述晶體管網(wǎng)絡包括a)第一p-FET器件，其柵極連接到一個電容，其源極和漏極連接在上述懸臂二極管串的輸出端和Vss之間；b)第二p-FET器件，它連接在上述電容構(gòu)成的一個節(jié)點和上述第一器件的柵極之間，并且上述第二p-FET器件適合形成一個電阻，從而提供至少1微秒的RC時間常數(shù)；c)第三p-FET器件，其源極和漏極連接在上述懸臂二極管串的輸出端和Vccx之間，上述第三p-FET器件適合向上述懸臂二極管串的輸出端提供預定的泄漏電流；d)一個n-FET器件，其源極和漏極連接在上述第二和第三p-FET器件的柵極和Vss之間，在上述RC引起的時間延遲之后，上述第一p-FET關(guān)斷，并且上述第二p-FET器件工作，從而確保上述電容的電壓小于或等于輸入到上述二極管串的電壓。
21.按照權(quán)利要求20的保護器件，其中上述電容包括至少兩個串聯(lián)連接的電容器。
22.按照權(quán)利要求19的保護器件，其中上述晶體管網(wǎng)絡是由n-溝道器件構(gòu)成的。
23.按照權(quán)利要求19的保護器件，其中上述晶體管網(wǎng)絡包括一個二級RC延遲電路。
全文摘要
在一種需要ESD保護的器件中用一個偏置網(wǎng)絡(26)來增強二極管串，向二極管分配小而明顯的正向電流。其中還采用了懸臂二極管(30)來提供PNP達林頓增益部分，它被用于ESD保護而不是用于放大雙極性IC中的信號。在一個實施例中，終端是新型器件的基本元件，并且使器件“獨立”。終端在有限的時間內(nèi)向增益部分提供確定的基極電流，從而使ESD電荷可以無害地通過PNP電路分流，但是要確保該結(jié)構(gòu)不會長時間地從穩(wěn)壓電源吸取電流。這種整體的結(jié)構(gòu)可以吸收噪聲尖峰和ESD脈沖。按照標準化測試的需要，該終端還可以保持在ESD脈沖之間使其電容放電。本發(fā)明可以被用于IC電源的箝位，并且在大范圍的ESD測試期間減少經(jīng)常出現(xiàn)在IC電源上的故障。
文檔編號H02H9/00GK1145143SQ95192370
公開日1997年3月12日 申請日期1995年3月27日 優(yōu)先權(quán)日1994年3月28日
發(fā)明者T·J·馬龍尼 申請人:英特爾公司