集成磁芯感應器及其制造方法
【專利摘要】本發(fā)明提供了一種形成半導體器件的方法，方法包括在位于襯底上方的第一介電層中形成下線圈片段，在下線圈片段和第一介電層上方形成第二介電層，各向異性蝕刻第二介電層的頂部以在下線圈片段上方形成開口，在開口中沉積磁性材料以形成磁芯，在磁芯和第二介電層上方形成第三介電層，形成延伸穿過第二介電層和第三介電層的通孔，以及在形成通孔之后，在第三介電層和磁芯上方形成上線圈片段，其中，通孔將上線圈片段和下線圈片段連接。本發(fā)明實施例涉及集成磁芯感應器及其制造方法。
【專利說明】
集成磁芯感應器及其制造方法
技術(shù)領(lǐng)域
[0001 ]本發(fā)明實施例涉及集成磁芯感應器及其制造方法。
【背景技術(shù)】
[0002] 通常，感應器是無源電組件，可以在通過電流穿過該無源電組件產(chǎn)生的磁場中存 儲能量。感應器可以構(gòu)建為纏繞介電或磁性材料的導電材料的線圈。感應器的一個可以測 量的參數(shù)是感應器存儲磁能量的能力，也稱為感應器的電感系數(shù)。可以測量的另一個參數(shù) 是感應器的品質(zhì)(Q)因數(shù)。感應器的Q因數(shù)是感應器的效率的測量方法并且在給定頻率時可 以計算為感應器的感抗與感應器的電阻的比率。
[0003] 感應器可以利用在廣泛的應用中。感應器的一個這樣的應用可以是作為抗流器， 其中，感測器設(shè)計為對電路中的具有特定頻率的信號具有高感抗，或阻擋電路中的具有特 定頻率的信號，同時允許電路中的不同頻率處的其他信號的通過。例如，抗流器可以制造為 阻擋射頻(RF)，以及可以稱為RF抗流器，其可以用于無線電通信。感應器的另一應用可以是 作為調(diào)壓器，其中，感應器用于電壓控制電路以降低電源中的突然改變，因此對電路系統(tǒng)提 供平穩(wěn)的電壓以用于改進的系統(tǒng)性能。
[0004] 傳統(tǒng)地，感應器用作離散組件，離散組件放置在諸如印刷電路板(PCB)的襯底上， 并且連接至諸如集成電路（IC)芯片、通孔接觸焊盤和導電跡線的系統(tǒng)的其他部分。離散感 應器是大體積的，在PCB上需要較大的占用面積，并且消耗很多功率。由于電器件的持續(xù)的 小型化，因此，期望將感應器集成至IC芯片內(nèi)。因此，需要制造集成感應器，該集成感應器在 不犧牲電性能的情況下提供尺寸、成本和功率降低的益處。

【發(fā)明內(nèi)容】

[0005] 根據(jù)本發(fā)明的一個實施例，提供了一種形成半導體器件的方法，包括在位于襯底 上方的第一介電層中形成下線圈片段;在所述下線圈片段和所述第一介電層上方形成第二 介電層;各向異性蝕刻所述第二介電層的頂部以在所述下線圈片段上方形成開口；在所述 開口中沉積磁性材料以形成磁芯；在所述磁芯和所述第二介電層上方形成第三介電層；形 成延伸穿過所述第二介電層和所述第三介電層的通孔；以及在形成所述通孔之后，在所述 第三介電層和所述磁芯上方形成上線圈片段，其中，所述通孔將所述上線圈片段和所述下 線圈片段連接。
[0006] 根據(jù)本發(fā)明的另一實施例，還提供了一種在半導體器件中形成集成感應器的方 法，包括:在設(shè)置在襯底上方的第一鈍化層中形成下線圈片段;在設(shè)置在所述第一鈍化層上 方的第二鈍化層中產(chǎn)生開口，其中，所述開口位于所述下線圈片段上面并且具有筆直的側(cè) 壁和平坦的底面;用磁性材料填充所述開口以形成磁芯;在所述磁芯上方形成上線圈片段； 以及形成連接所述上線圈片段和所述下線圈片段的通孔。
[0007] 根據(jù)本發(fā)明的又另一實施例，還提供了一種半導體器件，包括:第一介電層，位于 襯底上方;下線圈片段，位于所述第一介電層中；上線圈片段，位于所述下線圈片段上方;磁 芯，設(shè)置在所述下線圈片段和所述上線圈片段之間并且與所述下線圈片段和所述上線圈片 段絕緣，其中，所述磁芯具有基本上矩形的截面并且形成在第二介電層中，所述第二介電層 設(shè)置在所述第一介電層上方并且設(shè)置在所述上線圈片段下方，其中，所述磁芯的上表面與 所述第二介電層的上表面共平面，以及其中，所述磁芯的厚度小于所述第二介電層的厚度； 第三介電層，設(shè)置在所述磁芯和所述第二介電層上方并且設(shè)置在所述上線圈片段下方；以 及多個通孔，沿著所述磁芯的相對兩側(cè)壁設(shè)置，其中，所述通孔延伸穿過所述第二介電層和 所述第三介電層以將所述上線圈片段和所述下線圈片段連接。
【附圖說明】
[0008] 當結(jié)合附圖進行閱讀時，從以下詳細描述可最佳地理解本發(fā)明的各個方面。應該 注意，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各種部件 的尺寸可以被任意增大或減小。
[0009] 圖IA示出了根據(jù)本發(fā)明的一個或多個方面的半導體器件的集成感應器的頂視圖； [0010]圖IB示出了根據(jù)本發(fā)明的一個或多個方面的包括集成感應器的半導體器件的截 面圖；
[0011] 圖2至圖8示出了根據(jù)本發(fā)明的實施例的在各個制造階段的半導體器件的各個截 面圖；
[0012] 圖9示出了根據(jù)本發(fā)明的各個方面的示出了用于制造半導體器件的方法的流程 圖。
【具體實施方式】
[0013] 以下公開內(nèi)容提供了許多用于實現(xiàn)發(fā)明的不同特征的不同實施例或?qū)嵗?。下面?述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。 此外，本發(fā)明可在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的， 并且其本身不指示所討論的各個實施例和/或配置之間的關(guān)系。此外，以下本發(fā)明中一個部 件形成在另一個部件上、連接和/或聯(lián)接至另一部件可以包括部件以直接接觸的方式形成 的實施例，并且也可以包括形成插入在部件之間的額外的部件，從而使得部件可以不直接 接觸的實施例。而且，為了便于理解，使用例如"下部"、"上部"、"水平"、"垂直"、"在…之 上"、"在…下方"、"上"、"下"、"頂部"、"底部"等以及它們的派生詞（例如，"水平地"、"向下 地"、"向上地"等）空間相對術(shù)語以描述本發(fā)明的部件與另一部件的關(guān)系?？臻g相對術(shù)語旨 在覆蓋包括部件的器件的不同定位。
[0014] 將結(jié)合具體的上下文中的實施例，即具有磁芯的集成感應器，來描述實施例。然 而，實施例也可以應用于其他的感應器。
[0015] 圖IA中示出的是根據(jù)一些實施例的半導體器件100的集成感應器的頂視圖，集成 感應器在半導體制造工藝的后段制程(BEOL)處理期間形成在鈍化層中。如圖IA所示，集成 感應器包括在磁芯142(虛線示出）周圍串聯(lián)并且形成的多個線圈或纏繞物。磁芯142具有平 坦的上表面142U以及平坦的下表面142L(在圖IA中未示出，見圖1B)。在一些實施例中，平坦 的表面142U和142L平行于襯底101(見圖1B)。在一些實施例中，磁芯142的沿著磁芯142的縱 向的中軸線145基本上與多個線圈的中軸線169重疊。多個線圈中的每個可以包括上部162 (下文為上線圈片段162)和下部132(下文為下線圈片段132,虛線示出）。在一些實施例中， 下線圈片段132形成在磁芯142下方的介電層中，和上線圈片段162形成在磁芯142之上的另 一介電層中，以及通孔152將上線圈片段162與下線圈片段132連接(見圖1B)。
[0016] 如圖IA所示，包括下線圈片段132、通孔152(見圖1B)、上線圈片段162和磁芯142的 集成感應器可以連接至導電跡線164和導電焊盤166,導電跡線164和導電焊盤166可以進一 步連接至半導體器件100的其他導電部件以實施設(shè)計的特定功能。盡管未在圖IA中示出，在 一些實施例中，集成感應器可以通過例如通孔連接至形成在半導體器件100的各個層中的 其他導電部件。
[0017] 圖IB示出了沿著垂直于圖IA中的多個線圈的中軸線169的平面的半導體器件100 的截面圖。包括下線圈片段132、通孔152、上線圈片段162和磁芯142的集成感應器形成在半 導體襯底101上方的多個介電層中。注意，在一些實施例中，根據(jù)用于上線圈片段162和下線 圈片段132的特定設(shè)計，上線圈片段162或下線圈片段132在截面圖中可以是不可見的。在其 他實施例中，上線圈片段162的至少部分或/和下線圈片段132的至少部分在截面圖中可以 是不可見的。為了簡單地示出，上線圈片段162和下線圈片段132在本發(fā)明的截面圖中均示 出為可見的而不旨在限制。本領(lǐng)域中的普通技術(shù)人員將理解，在不背離本發(fā)明的精神和范 圍的情況下，本發(fā)明中示出的實施例可以容易地應用于用于上線圈片段162和下線圈片段 132的各個設(shè)計。
[0018]半導體襯底101可以包括摻雜或未摻雜的塊狀硅，或可以包括絕緣體上硅(SOI)襯 底的有源層。通常地，SOI襯底包括諸如硅、鍺、硅鍺、SOI、絕緣體上硅鍺（SGOI)或它們的組 合的半導體材料的層?？梢允褂玫钠渌r底包括多層襯底、梯度襯底或混合取向襯底。
[0019] 半導體襯底101可以包括有源器件(為了清楚，在圖IB中未示出）。本領(lǐng)域中的普通 技術(shù)人員將意識到，諸如晶體管、電容器、電阻器、這些的組合等的多種有源器件可以用于 生成用于半導體器件100的設(shè)計的期望的結(jié)構(gòu)和功能需求。可以使用任何合適的方法形成 有源器件。
[0020] 半導體襯底101也可以包括金屬化層(為了清楚，也未在圖IB中示出）。金屬化層可 以形成在有源器件上方并且設(shè)計為連接各個有源器件以形成功能電路。金屬化層(未示出） 可以由電介質(zhì)（例如，低k介電材料)和導電材料(例如，銅）的交替層形成，并且可以通過任 何合適的工藝(諸如沉積、鑲嵌、雙鑲嵌等)來形成金屬化層。
[0021] 如圖IB所示，在一些實施例中，在襯底101上方連續(xù)地形成六個鈍化層(例如，第一 鈍化層110、第二鈍化層120、第三鈍化層130、第四鈍化層140、第五鈍化層150和第六鈍化層 160)。第一鈍化層110可以設(shè)置在襯底101上方，以及可以在第一鈍化層110中形成后鈍化互 連件(PPI) 112。在一些實施例中，PPI可以通過通孔(未示出）連接至襯底101中的金屬層或 半導體器件100的其他層。在一些實施例中，PPI可以通過通孔122連接至形成在第三鈍化層 130中的下線圈片段132,通孔122形成在第二鈍化層120中。磁芯142形成在第四鈍化層140 中并且被下線圈片段132、上線圈片段162和通孔152圍繞，以及磁芯142與下線圈片段132、 上線圈片段162和通孔152絕緣。磁芯142填充第四鈍化層140中的開口 145(見圖6)并且具有 矩形截面。磁芯142的下表面142L以小偏移的方式位于下線圈片段132的上表面上面，以及 磁芯142的上表面142U與第四鈍化層140的上表面共平面。在第四鈍化層140和磁芯142上方 形成第五鈍化層150。上線圈片段162形成在第六鈍化層160中。通孔152延伸穿過第五鈍化 層150和第四鈍化層140以將上線圈片段162與下線圈片段132連接。
[0022] 圖IB中的實施例示出了六個鈍化層，然而，本領(lǐng)域的技術(shù)人員應該理解，在不背離 本發(fā)明的精神和范圍的情況下，可以形成多于或少于6個鈍化層。例如，在上線圈片段162上 方可以存在一個或多個鈍化層，以及在下線圈片段132下方的鈍化層可以多于或少于圖IB 中示出的那些鈍化層。此外，諸如接觸焊盤、導電跡線和外部連接件的其他部件可以形成在 半導體器件100中/或上，但是為了清楚在圖IB中未示出。
[0023] 圖2至圖9示出了根據(jù)本發(fā)明的一些實施例的在各個制造階段的半導體器件100的 截面圖。
[0024] 如圖2所示，可以在半導體襯底101上形成第一鈍化層110。第一鈍化層110可以由 一個或多個合適的介電材料制成，介電材料諸如氧化硅、氮化硅、低k電介質(zhì)(諸如碳摻雜的 氧化物）、極低k電介質(zhì)(諸如多孔碳摻雜的二氧化硅）、聚合物(諸如聚酰亞胺）、它們的組合 等。第一鈍化層110可以通過諸如化學汽相沉積(CVD)的工藝來形成，盡管可以利用任何合 適的工藝。第一鈍化層110可以具有在約0.5μπι和約5μπι之間的厚度，然而，其他范圍的厚度 也是可能的，取決于半導體器件100的設(shè)計和需求。
[0025]在一些實施例中，后鈍化互連件(PPIH12可以形成在半導體襯底101上方以及形 成在第一鈍化層110內(nèi)以提供集成感應器168和半導體器件100的其他電路之間的電連接。 例如，PPI 112可以連接至襯底101中的金屬層(未示出KPPI 112可以包括銅，但是可以可 選地使用諸如鋁的其他材料?？梢酝ㄟ^諸如合適的光刻掩模和蝕刻的合適的工藝在PPI 112的期望的位置中制成穿過第一鈍化層110的開口。例如，可以在第一鈍化層110上形成光 刻膠(未示出），以及然后圖案化光刻膠以提供第一鈍化層110中的開口?？梢酝ㄟ^將光刻膠 暴露于諸如光的輻射來實施圖案化以活化可以組成光刻膠的一種組分的感光化學物。然 后，正顯影劑或負顯影劑可以用于去除曝光或未曝光的光刻膠，其取決于使用的是正型還 是負型光刻膠。
[0026] 一旦已經(jīng)顯影和圖案化光刻膠，可以通過使用光刻膠作為掩模以使用例如蝕刻工 藝在第一鈍化層110內(nèi)或穿過第一鈍化層110形成開口來構(gòu)建PPI 112。然后，可以例如通過 首先在開口內(nèi)以及沿著開口的側(cè)壁施加晶種層(未示出）來在位于第一鈍化層Iio內(nèi)或穿過 第一鈍化層110的開口內(nèi)形成導電材料。然后，可以在電鍍工藝中利用晶種層以在位于第一 鈍化層110內(nèi)或穿過第一鈍化層110的開口內(nèi)鍍導電材料，從而形成第一互連件112。然而， 雖然討論的材料和方法適用于形成導電材料，但是這些材料僅僅是示例性的。諸如鎢的任 何其他合適的材料以及諸如CVD或物理汽相沉積(PVD)的任何其他合適的形成工藝可以可 選地用于形成PPI 112。
[0027]如圖3所示，可以在第一鈍化層110上方形成第二鈍化層120。在一些實施例中，第 二鈍化層120可以包括氮化硅、氧化硅、氮氧化硅、碳化硅以及它們的組合。在一些實施例 中，第二鈍化層120可以包括與第一鈍化層110相同的介電材料?？蛇x地，第二鈍化層120可 以包括與第一鈍化層11〇的介電材料不同的其他合適的介電材料。諸如CVD、PVD、它們的組 合的沉積工藝或任何其他合適的形成工藝可用于形成第二鈍化層120。
[0028]通孔122可以形成在第二鈍化層120中以提供第一鈍化層110中的PPI 112和在隨 后的工藝中形成的集成感應器168之間的導電路徑。通孔122可以包括銅，但是可以可選地 使用諸如鋁或鎢的其他材料?？梢允褂美绾线m的光刻掩模和蝕刻工藝來形成用于穿過第 二鈍化層120的通孔122的開口來形成通孔122。在已經(jīng)形成用于通孔122的開口之后，可以 使用晶種層(未示出）和鍍工藝(諸如電化學鍍)來形成通孔122,盡管可以根據(jù)期望的材料 可選地使用諸如濺射、蒸發(fā)或等離子體增強CVD(PECVD)工藝的其他形成工藝。一旦已經(jīng)用 導電材料填充用于通孔122的開口，可以去除用于通孔122的開口外的任何過量的導電材 料，以及可以使用，例如，化學機械拋光(CMP)工藝來平坦化通孔122和第二鈍化層120。 [0029]如圖4所示，可以在第二鈍化層120上方形成第三鈍化層130。在一些實施例中，第 三鈍化層130可以包括氮化硅、氧化硅、氮氧化硅、碳化硅以及它們的組合，并且可以通過 CVD、PVD或任何其他合適的形成工藝來形成第三鈍化層130。在形成第三鈍化層130之后，在 第三鈍化層130中形成下線圈片段132。根據(jù)一些實施例，下線圈片段132包括銅，以及可以 通過例如合適的光刻掩模和蝕刻工藝以在第三鈍化層130中形成開口，然后通過例如電化 學鍍工藝、PVD工藝、CVD工藝、它們的組合或任何其他合適的工藝用銅填充用于下線圈片段 132的開口來形成下線圈片段132。在實施例中，下線圈片段132的厚度Tl在約5um和約IOum 之間的范圍中，諸如約6um。以上厚度范圍僅是實例，通過各個因素(諸如用于集成感應器 168的功能需求和工藝技術(shù)(例如，90nm/45nm/28nm工藝節(jié)點））來確定集成感應器168的尺 寸(例如，下線圈片段132、上線圈片段162、通孔152和磁芯142)，因此，用于集成感應器168 的其他尺寸是可能的并且完全旨在包括在本發(fā)明的范圍內(nèi)。
[0030] 如圖5所示，在形成第三鈍化層130之后，在第三鈍化層上方形成第四鈍化層140。 在一個實施例中，第四鈍化層140包括氮化硅、氧化硅、氮氧化硅、碳化硅或它們的組合，并 且第四鈍化層140具有從約5um至約6um的范圍的厚度，盡管其他合適的介電材料和厚度范 圍也是可能的。諸如CVD、PVD、PECVD、濺射、它們的組合或任何其他合適的方法的沉積方法 可以用于形成第四鈍化層140。
[0031] 根據(jù)各個實施例，在第四鈍化層140上方形成光刻膠(PR)層141并且通過光刻工藝 圖案化光刻膠(PR)層141。將PR材料141暴露于從光刻掩模(未示出）反射的或穿過光刻掩模 (未示出）透射的光或能量，在光刻掩模上具有期望的圖案。然后顯影PR材料141，以及根據(jù) 使用的是正型還是負型光刻膠來去除曝光或未曝光的PR材料141。固化剩余的PR材料以形 成用于隨后的蝕刻工藝的掩模。如圖5所示，在一些實施例中，在圖案化PR層141之后，開口 145形成在PR層141中，PR層141位于在隨后的工藝中將形成磁芯142的位置之上。
[0032] 接下來參考圖6,在一些實施例中，實施各向異性蝕刻工藝以去除通過開口 145暴 露的第四鈍化層140的頂部。由于蝕刻工藝，現(xiàn)在開口 145延伸至第四鈍化層140內(nèi)?？刂莆g 刻工藝在到達下線圈片段132之前停止，使得第四鈍化層140的薄層留在開口 145的底部處。 在一些實施例中，通過基于時間的方法來控制蝕刻工藝，基于時間的方法是通過第四鈍化 層140的材料組成和蝕刻速率來確定的，盡管也可以使用用于控制蝕刻工藝的其他合適的 方法。作為實例，考慮到第四鈍化層140包括厚度為52000 1和蝕刻速率為每分鐘 5000 A的SiN，可以使用10分鐘的蝕刻時間以去除第四鈍化層140的頂部并且保留位于開 口 145的底部處的2000在實施例中，形成在第四鈍化層140內(nèi)的開口 145具有約 5um的深度D，以及第四鈍化層140的留在開口 145底部處的薄層具有約小于Ium的深度，盡管 其他尺寸也是可能的并且可以通過集成感應器的功能需求和工藝技術(shù)來確定。
[0033] 由于各向異性蝕刻工藝，開口 145具有筆直的側(cè)壁，并且開口 145的位于第四鈍化 層140內(nèi)的部分具有矩形截面。在各向異性蝕刻工藝之后，例如，通過灰化工藝去除剩余的 PR0
[0034] 在一些實施例中，在從約5毫托至約10毫托的范圍內(nèi)的壓力下、在從約300瓦至約 60瓦的范圍內(nèi)的功率下、利用從約100伏至約200伏的范圍內(nèi)的蝕刻偏壓、在從約50°C至約 70°C的范圍內(nèi)的溫度下、利用包括從約200標準立方厘米每分鐘（seem)至約300sccm的H e和 約IOsccm至約30sccm的CH2F2以及利用約300至約500秒的持續(xù)時間，通過等離子體蝕刻來實 施各向異性蝕刻工藝。
[0035] 接下來，如圖7A所示，通過PVD、CVD、PE-CVD、它們的組合或任何其他合適的沉積工 藝在開口 145(見圖6)中沉積磁性材料142。根據(jù)實施例，不旨在限制的情況下，磁性材料142 共形地沉積在第四鈍化層140和開口 145上方，使得磁性材料142填充開口 145并且覆蓋第四 鈍化層140的上表面。
[0036] 如圖7B所示，在已經(jīng)用磁性材料142填充開口 145之后，可以通過，例如，CMP工藝去 除開口 145外的任何過量的磁性材料。開口 145內(nèi)部剩余的磁性材料142形成磁芯142。在一 些實施例中，由于使用平坦化工藝(例如，CMP工藝）以去除過量的磁性材料，磁芯142具有與 第四鈍化層140的上表面齊平的平坦的上表面。圖6、圖7A和圖7B中示出的工藝確保磁芯142 的形狀或輪廓主要地通過開口 145來確定。由于可以通過例如干蝕刻工藝容易地控制開口 145的輪廓，本發(fā)明提供了一種簡單的方法，該方法通過控制開口 145的輪廓以獲得用于磁 芯142的期望的輪廓。在一些實施例中，如圖7B所示，通過用磁性材料填充開口 145形成的磁 芯142具有矩形截面。
[0037]根據(jù)一些實施例，磁性材料142包括CoxZryTaz(CZT),其中x、y和2分別代表鈷(Co)、 鋯(Zr)和鉭(Ta)的原子百分比。在一些實施例中，X在從約0.85至約0.95的范圍內(nèi)，y在從約 0.025至約0.075的范圍內(nèi)，以及z在從約0.025至約0.075的范圍內(nèi)。在實施例中，對于CZT材 料，x = 0.915，y = 0.04,和z = 0.045。根據(jù)一些實施例，磁芯142的厚度為約5um并且具有包 括堆疊在一起的多個薄膜結(jié)構(gòu)的片層結(jié)構(gòu)。在一些實施例中，可以通過將沉積工藝重復多 次或多個循環(huán)來形成磁芯142,其中沉積工藝的每個循環(huán)形成諸如圖7C中示出的一個的薄 膜結(jié)構(gòu)200。在一些實施例中，第一沉積循環(huán)在開口 145中形成第一薄膜結(jié)構(gòu)，并且每個額外 的沉積循環(huán)在較早形成的薄膜結(jié)構(gòu)上方形成新的薄膜結(jié)構(gòu)。如圖7C所示，薄膜結(jié)構(gòu)200可以 包括連續(xù)地形成在層201上方的層204、203和202。例如，層201可以包括Ta并且具有約50 A 的厚度，層202可以包括CZT的氧化物并且具有約150又的厚度，層203可以包括CZT并且具 有約2000 A的厚度，以及層204可以包括Ta并且具有約5〇 A的厚度?？梢允褂?，例如，CVD 沉積工藝連續(xù)地沉積層201、202、203和204來形成薄膜結(jié)構(gòu)200。在一些實施例中，實施高達 約22個循環(huán)的沉積工藝以在開口 145中形成堆疊在一起的高達22個薄膜結(jié)構(gòu)200。
[0038]在以上的實例中，Ta由于其良好的溫度穩(wěn)定性而用于薄膜結(jié)構(gòu)200中，Ta幫助延長 器件壽命。Ta也用作阻擋層以阻止氧擴散至CZT內(nèi)，從而阻止磁芯142的磁性損失。本領(lǐng)域中 的技術(shù)人員應當理解，與Ta具有相似的期望的性質(zhì)的其他材料可以可選地用于薄膜結(jié)構(gòu) 200中。薄膜結(jié)構(gòu)200中CZT的氧化物阻止磁芯142中的垂直于磁芯142的上表面的電流流通， 其中該電流在本領(lǐng)域中已知為渦電流。對于感應器由于渦電流導致能量損失，因此通過在 薄膜結(jié)構(gòu)200中具有介電層來降低渦電流是有利的。本領(lǐng)域技術(shù)人員應該理解，諸如SiO 2或 CoO的其他合適的介電層也可以用于薄膜結(jié)構(gòu)200中以降低渦電流。
[0039]接下來，如圖8中所示，使用本領(lǐng)域已知的諸如PVD、CVD的合適的方法，在磁芯142 和第四鈍化層140的平坦的上表面上方形成第五鈍化層150。在一些實施例中第五鈍化層可 以由諸如聚苯并惡唑(PBO)、聚酰亞胺或苯并環(huán)丁烯的聚合物制成，或在一些其他實施例中 第五鈍化層可以由二氧化硅、氮化硅、氮氧化硅、五氧化二鉭或氧化鋁制成。根據(jù)一些實施 例，第五鈍化層150的厚度可以在從約Inm至約1 · 5nm的范圍內(nèi)，諸如約Inm〇
[0040] 在形成第五鈍化層150之后，可以使用例如光刻和蝕刻工藝例如通過形成穿過第 四鈍化層140和第五鈍化層150的用于通孔152的開口來形成通孔152?？梢栽卩徑⑶已刂?磁芯142的相對兩側(cè)壁142s形成通孔152。在已經(jīng)形成用于通孔152的開口之后，可以使用晶 種層(未示出）和鍍工藝(諸如電化學鍍)形成通孔152,盡管可以根據(jù)期望的材料可選地使 用諸如濺射、蒸發(fā)或PECVD工藝的其他形成工藝。一旦已經(jīng)用諸如銅的導電材料填充用于通 孔152的開口，可以去除用于通孔152的開口外的任何過量的導電材料，以及可以使用例如 CMP工藝來平坦化通孔152和第五鈍化層150。
[0041] 接下來，參照圖1B，在第五鈍化層150上方形成上線圈片段162。在一些實施例中， 上線圈片段162由銅制成，以及可以通過例如在第五鈍化層150上方沉積PR層(未示出），通 過光刻和蝕刻工藝圖案化PR，以在PR中形成開口，然后通過例如電化學鍍工藝、PVD工藝、 CVD工藝、它們的組合或任何其他合適的工藝用銅填充用于上線圈片段162的開口來形成上 線圈片段162。在一些實施例中，可以在用銅填充用于上線圈片段的開口之前，在用于上線 圈片段的開口中形成晶種層(未示出）。在實施例中，上線圈片段162的厚度Tu為在約IOum和 約15um之間的范圍內(nèi)，諸如約12um。其他尺寸是可能的并且可以取決于例如用于集成感應 器168的功能需求和工藝技術(shù)。在形成上線圈片段162之后，可以通過例如灰化工藝去除剩 余的PR。
[0042] 接下來，可以在第五鈍化層150和上線圈片段162上方形成第六鈍化層160(見圖 1B)。在一些實施例中第六鈍化層160可以包括聚苯并惡唑(PBO)、聚酰亞胺或苯并環(huán)丁烯， 或在一些其他實施例中第六鈍化層160包括二氧化硅、氮化硅、氮氧化硅、五氧化二鉭或氧 化鋁。諸如PVDXVD的沉積工藝或其他合適的工藝可以用于形成第六鈍化層160。第六鈍化 層160的厚度可以大于上線圈片段162的厚度從而使得上線圈片段162密封在第六鈍化層 160中并且保護上線圈片段162免受外部環(huán)境的影響?？蛇x地，第六鈍化層160的厚度基本上 與上線圈片段162的厚度相同，并且在形成第六鈍化層160之后，可以使用與用于形成下線 圈片段132類似的方法形成上線圈片段162。盡管未在圖IB中示出，可以在第六鈍化層160上 方形成一個或多個鈍化層。
[0043] 以上描述的用于形成集成感應器的工藝的實施例具有許多優(yōu)勢。例如，以上討論 的工藝避免了諸如磁芯體積損失和橫向上蝕刻問題。通過使用等離子體蝕刻工藝以形成開 口（例如，在第四鈍化層140中的開口 145)以及在開口中沉積磁性材料，形成的磁芯可以容 易地保持期望的體積以及矩形截面，這兩者對良好感應器性能都是重要的。與現(xiàn)有工藝相 比，以上描述的工藝不需要任何額外的光刻掩模，從而可以在不具有額外掩模的額外的成 本的情況下，實現(xiàn)性能改進。使用上述工藝制造的集成感應器在諸如尺寸、成本和功耗的方 面提供優(yōu)于離散感應器的改進，并且集成感應器可以與功率管理集成電路(PMIC)集成以降 低諸如移動電話的電子器件的形狀因數(shù)。作為另一實例，包括集成感應器的集成調(diào)壓器 (IVR)可以制造為具有很小的形狀因數(shù)，其使得在系統(tǒng)中能夠使用多個IVR以優(yōu)化用于不同 子系統(tǒng)的電壓。例如，在多芯CHJ系統(tǒng)中，可以使用多個IVR使得每個CPU芯具有其自己的IVR 以優(yōu)化每個CPU芯的電壓以節(jié)省功率。此外，由于至裝載的距離更短，IVR可以提供比具有外 部離散的感應器的調(diào)壓器更快的控制時間，其能夠?qū)е赂玫南到y(tǒng)性能和降低的功耗。
[0044] 圖9示出了根據(jù)本發(fā)明的各個實施例的用于形成圖IB中所示的半導體器件100的 方法的流程圖。圖9示出的流程圖僅是實例，其不應不適當?shù)叵薅?quán)利要求的范圍。本領(lǐng)域 中的技術(shù)人員應當認識到許多變化、替換和修改。例如，可以添加、去除、替換、重新排列和 重復圖9中示出的各個步驟。
[0045] 參照圖9,在步驟1010中，在半導體襯底上方形成第一鈍化層，并且在第一鈍化層 中形成后鈍化互連件。在步驟1020中，在第一鈍化層上方形成第二鈍化層，并且在第二鈍化 層中形成通孔。在步驟1030中，在第二鈍化層上方形成第三鈍化層，并且在第三鈍化層中形 成下線圈片段。在步驟1040中，在第三鈍化層上方形成第四鈍化層，通過各向異性蝕刻處理 去除第四鈍化層的頂部以在下線圈片段上面的第四鈍化層中形成具有矩形截面的開口。在 步驟1050中，在形成在步驟1040中的開口中沉積磁芯材料以形成磁芯，并且平坦化磁芯和 第四鈍化層。在步驟1060中，在磁芯和第四鈍化層上方形成第五鈍化層，沿著磁芯的相對兩 側(cè)壁形成通孔，并且通孔延伸穿過第四和第五鈍化層。在步驟1070中，在第五鈍化層和磁芯 上方形成上線圈片段，在步驟1060中形成的通孔將上線圈片段和下線圈片段連接。
[0046] 根據(jù)實施例，形成半導體器件的方法包括在位于襯底上方的第一介電層中形成下 線圈片段，在下線圈片段和第一介電層上方形成第二介電層，各向異性蝕刻第二介電層的 頂部以在下線圈片段上方形成開口，在開口中沉積磁性材料以形成磁芯，在磁芯和第二介 電層上方形成第三介電層，形成延伸穿過第二介電層和第三介電層的通孔，并且在形成通 孔之后，在第三介電層和磁芯上方形成上線圈片段，其中通孔將上線圈片段和下線圈片段 連接。
[0047] 另一實施例是在半導體器件中形成集成感應器的方法，方法包括在設(shè)置在襯底上 方的第一鈍化層中形成下線圈片段;在設(shè)置在第一鈍化層上方的第二鈍化層中產(chǎn)生開口， 其中，開口位于下線圈片段上面并且具有筆直的側(cè)壁和平坦的底面；用磁性材料填充開口 以形成磁芯；在磁芯上方形成上線圈片段以及形成將上線圈片段和下線圈片段連接的通 孔。
[0048] 在另一實施例中，半導體器件包括:位于襯底上方的第一介電層;位于第一介電層 中的下線圈片段;位于下線圈片段上方的上線圈片段;設(shè)置在下線圈片段和上線圈片段之 間并且與下線圈片段和上線圈片段絕緣的磁芯，其中磁芯具有矩形截面并且形成在第二介 電層中，第二介電層設(shè)置在第一介電層上方并且位于上線圈片段下方，其中，磁芯的上表面 與第二介電層的上表面共平面，以及其中，磁芯的厚度小于第二介電層的厚度;設(shè)置在磁芯 和第二介電層上方并且在上線圈片段下方的第三介電層；以及沿著磁芯的相對兩側(cè)壁設(shè)置 的多個通孔，其中，通孔延伸穿過第二介電層和第三介電層以將上線圈片段和下線圈片段 連接。
[0049] 根據(jù)本發(fā)明的一個實施例，提供了一種形成半導體器件的方法，包括在位于襯底 上方的第一介電層中形成下線圈片段;在所述下線圈片段和所述第一介電層上方形成第二 介電層;各向異性蝕刻所述第二介電層的頂部以在所述下線圈片段上方形成開口；在所述 開口中沉積磁性材料以形成磁芯；在所述磁芯和所述第二介電層上方形成第三介電層；形 成延伸穿過所述第二介電層和所述第三介電層的通孔；以及在形成所述通孔之后，在所述 第三介電層和所述磁芯上方形成上線圈片段，其中，所述通孔將所述上線圈片段和所述下 線圈片段連接。
[0050] 在上述的方法，所述的各向異性蝕刻所述第二介電層的頂部在到達所述下線圈片 段之前停止并且生成具有基本上矩形截面的開口。
[0051] 在上述的方法，通過等離子體蝕刻工藝實施所述的各向異性蝕刻所述第二介電層 的頂部。
[0052] 在上述的方法，使用選自基本上包括氮化硅、氧化硅、氮氧化硅、碳化硅以及它們 的組合的組的材料形成所述第二介電層。
[0053]在上述的方法，在所述開口中沉積磁性材料包括:在所述開口中重復沉積薄膜結(jié) 構(gòu)以形成用于所述磁芯的片層結(jié)構(gòu)。
[0054] 在上述的方法，通過沉積厚度為約5Q 1的由Ta制成的第一層、位于所述第一層上 方的厚度為約UO Λ的由CoZrTa的氧化物制成的第二層、位于所述第二層上方的厚度為約 2000A的由CoZrTa制成的第三層以及位于所述第三層上方的厚度為約50 A的由Ta制成的 第四層來形成所述薄膜結(jié)構(gòu)。
[0055] 在上述的方法，還包括在所述開口中沉積磁性材料之后，通過平坦化工藝去除所 述開口外部的過量的磁性材料。
[0056]在上述的方法，使用選自基本上包括聚苯并惡唑(PBO)、聚酰亞胺或苯并環(huán)丁烯以 及它們的組合的組的材料來形成所述第三鈍化層。
[0057]在上述的方法，鄰近所述磁芯的相對兩側(cè)壁并且沿著所述磁芯的相對的兩側(cè)壁形 成所述通孔。
[0058]在上述的方法，還包括在所述上線圈片段上方形成至少一個介電層。
[0059] 根據(jù)本發(fā)明的另一實施例，還提供了一種在半導體器件中形成集成感應器的方 法，包括:在設(shè)置在襯底上方的第一鈍化層中形成下線圈片段;在設(shè)置在所述第一鈍化層上 方的第二鈍化層中產(chǎn)生開口，其中，所述開口位于所述下線圈片段上面并且具有筆直的側(cè) 壁和平坦的底面;用磁性材料填充所述開口以形成磁芯;在所述磁芯上方形成上線圈片段； 以及形成連接所述上線圈片段和所述下線圈片段的通孔。
[0060] 在上述的方法，通過各向異性等離子體蝕刻工藝生成所述開口，其中，所述各向異 性等離子體蝕刻工藝去除所述第二鈍化層的頂部，而不暴露位于所述第一鈍化層中的所述 下線圈片段。
[0061] 在上述的方法，通過將沉積工藝重復多個循環(huán)實施用所述磁性材料填充所述開 口，其中，第一沉積循環(huán)在所述開口中形成第一薄膜結(jié)構(gòu)，其中，每個額外的沉積循環(huán)在位 于所述開口中的較早形成的薄膜結(jié)構(gòu)上方形成新的薄膜結(jié)構(gòu)。
[0062] 在上述的方法，所述沉積工藝重復大約22個循環(huán)，以及其中，在每個所述沉積循環(huán) 中形成的薄膜結(jié)構(gòu)包括厚度為約50 1的Ta層、厚度為約2000Λ的CoZrTa層、厚度為約 150 A的CoZrTa的氧化物層以及厚度為約50 A的另一Ta層。
[0063] 在上述的方法，還包括在用所述磁性材料填充所述開口之后，對所述磁性材料施 加化學機械拋光(CMP)工藝。
[0064] 在上述的方法，還包括在形成所述上線圈片段之前，在所述磁芯和所述第二鈍化 層上方形成第三鈍化層。
[0065] 在上述的方法，在形成所述上線圈片段之前，實施所述的形成連接所述上線圈片 段和所述下線圈片段的通孔，以及其中，沿著所述磁芯的相對兩側(cè)壁在所述第三鈍化層和 所述第二鈍化層中形成所述通孔。
[0066] 根據(jù)本發(fā)明的又另一實施例，還提供了一種半導體器件，包括:第一介電層，位于 襯底上方;下線圈片段，位于所述第一介電層中；上線圈片段，位于所述下線圈片段上方;磁 芯，設(shè)置在所述下線圈片段和所述上線圈片段之間并且與所述下線圈片段和所述上線圈片 段絕緣，其中，所述磁芯具有基本上矩形的截面并且形成在第二介電層中，所述第二介電層 設(shè)置在所述第一介電層上方并且設(shè)置在所述上線圈片段下方，其中，所述磁芯的上表面與 所述第二介電層的上表面共平面，以及其中，所述磁芯的厚度小于所述第二介電層的厚度； 第三介電層，設(shè)置在所述磁芯和所述第二介電層上方并且設(shè)置在所述上線圈片段下方；以 及多個通孔，沿著所述磁芯的相對兩側(cè)壁設(shè)置，其中，所述通孔延伸穿過所述第二介電層和 所述第三介電層以將所述上線圈片段和所述下線圈片段連接。
[0067] 在上述的半導體器件，所述第二介電層包括選自基本上包括氮化硅、氧化硅、氮氧 化硅、碳化硅和它們的組合的組的材料。
[0068]在上述的半導體器件，所述第三介電層包括選自基本上包括聚苯并惡唑(PBO)、聚 酰亞胺、苯并環(huán)丁烯和它們的組合的組的材料。
[0069]已經(jīng)通過實例和按照優(yōu)選實施例的方式描述本發(fā)明，應當理解，本發(fā)明不旨在限 制于公開的實施例。相反，本發(fā)明旨在覆蓋各個修改和類似的布置(對本領(lǐng)域技術(shù)人員是顯 而易見的）。因此，應當使所附權(quán)利要求與最廣泛的解釋相一致從而使得包含所有這樣的修 改和類似的布置。
【主權(quán)項】
1. 一種形成半導體器件的方法，包括： 在位于襯底上方的第一介電層中形成下線圈片段； 在所述下線圈片段和所述第一介電層上方形成第二介電層； 各向異性蝕刻所述第二介電層的頂部以在所述下線圈片段上方形成開口； 在所述開口中沉積磁性材料以形成磁芯； 在所述磁芯和所述第二介電層上方形成第三介電層； 形成延伸穿過所述第二介電層和所述第三介電層的通孔；以及 在形成所述通孔之后，在所述第三介電層和所述磁芯上方形成上線圈片段，其中，所述 通孔將所述上線圈片段和所述下線圈片段連接。2. 根據(jù)權(quán)利要求1所述的方法，其中，所述的各向異性蝕刻所述第二介電層的頂部在到 達所述下線圈片段之前停止并且生成具有基本上矩形截面的開口。3. 根據(jù)權(quán)利要求2所述的方法，其中，通過等離子體蝕刻工藝實施所述的各向異性蝕刻 所述第二介電層的頂部。4. 根據(jù)權(quán)利要求1所述的方法，其中，使用選自基本上包括氮化硅、氧化硅、氮氧化硅、 碳化硅以及它們的組合的組的材料形成所述第二介電層。5. 根據(jù)權(quán)利要求1所述的方法，其中，在所述開口中沉積磁性材料包括:在所述開口中 重復沉積薄膜結(jié)構(gòu)以形成用于所述磁芯的片層結(jié)構(gòu)。6. 根據(jù)權(quán)利要求5所述的方法，其中，通過沉積厚度為約A的由Ta制成的第一層、位 于所述第一層上方的厚度為約150 A的由CoZrTa的氧化物制成的第二層、位于所述第二層 上方的厚度為約2000A的由CoZrTa制成的第三層以及位于所述第三層上方的厚度為約 50 Λ的由Ta制成的第四層來形成所述薄膜結(jié)構(gòu)。7. 根據(jù)權(quán)利要求1所述的方法，還包括在所述開口中沉積磁性材料之后，通過平坦化工 藝去除所述開口外部的過量的磁性材料。8. 根據(jù)權(quán)利要求1所述的方法，其中，使用選自基本上包括聚苯并惡唑(ΡΒ0)、聚酰亞胺 或苯并環(huán)丁烯以及它們的組合的組的材料來形成所述第三鈍化層。9. 一種在半導體器件中形成集成感應器的方法，包括： 在設(shè)置在襯底上方的第一鈍化層中形成下線圈片段； 在設(shè)置在所述第一鈍化層上方的第二鈍化層中產(chǎn)生開口，其中，所述開口位于所述下 線圈片段上面并且具有筆直的側(cè)壁和平坦的底面； 用磁性材料填充所述開口以形成磁芯； 在所述磁芯上方形成上線圈片段；以及 形成連接所述上線圈片段和所述下線圈片段的通孔。10. -種半導體器件，包括： 第一介電層，位于襯底上方； 下線圈片段，位于所述第一介電層中； 上線圈片段，位于所述下線圈片段上方； 磁芯，設(shè)置在所述下線圈片段和所述上線圈片段之間并且與所述下線圈片段和所述上 線圈片段絕緣，其中，所述磁芯具有基本上矩形的截面并且形成在第二介電層中，所述第二 介電層設(shè)置在所述第一介電層上方并且設(shè)置在所述上線圈片段下方，其中，所述磁芯的上 表面與所述第二介電層的上表面共平面，以及其中，所述磁芯的厚度小于所述第二介電層 的厚度； 第三介電層，設(shè)置在所述磁芯和所述第二介電層上方并且設(shè)置在所述上線圈片段下 方；以及 多個通孔，沿著所述磁芯的相對兩側(cè)壁設(shè)置，其中，所述通孔延伸穿過所述第二介電層 和所述第三介電層以將所述上線圈片段和所述下線圈片段連接。
【文檔編號】H01L23/64GK106057784SQ201510769800
【公開日】2016年10月26日
【申請日】2015年11月12日
【發(fā)明人】郭俊聰, 盧玠甫, 蘇彥碩
【申請人】臺灣積體電路制造股份有限公司