半導體裝置及其形成方法
【專利摘要】本發(fā)明提供一種半導體裝置及其形成方法。模板層形成于基板之上，該模板層中具有凹部。多個納米線形成于該凹部中。柵極堆疊形成于基板之上，該柵極堆疊包圍多個納米線。使用多個納米線可改良柵極控制，而于此同時維持高通態(tài)電流ION。
【專利說明】
半導體裝置及其形成方法
技術領域
[0001]本發(fā)明涉及一種半導體裝置，特別涉及一種具有場效晶體管的半導體裝置。
【背景技術】
[0002]晶體管為現(xiàn)代集成電路的關鍵部件。為了滿足愈來愈快的切換速度要求，晶體管的驅動電流需要變得愈來愈高。同時，晶體管的柵極長度不斷縮小。縮小柵極長度導致所不期望的「短溝道效應」使柵極的對電流流動的控制受折損。在短溝道效應的中存在漏極引致阻障降低(drain-1nduced barrier lowering;DIBL)及亞閾值斜率的劣化，兩者皆導致晶體管效能的劣化。
[0003]使用多柵極晶體管結構可通過改良對通道上的柵極進行靜電控制來幫助減輕短溝道效應。鰭式場效晶體管(Fin field-effect transistors;FinFET)因此被開發(fā)出來。為了進一步增強對通道的控制，以及為了減少短溝道效應，具有全包覆式(gate-al 1-around ；GAA)柵極結構的晶體管亦得以開發(fā)，其中相應晶體管亦稱為全包覆式柵極晶體管。在全包覆式柵極晶體管中，柵極介電層及柵極電極完全環(huán)繞通道區(qū)域。此組態(tài)表現(xiàn)出對通道的良好控制，且短溝道效應得以減小。

【發(fā)明內(nèi)容】

[0004]根據(jù)一實施例，一種半導體裝置形成方法，該方法包含:在基板上形成模板層，該模板層中具有第一凹部。該方法進一步包含:在第一凹部中形成多個第一納米線；以及形成第一柵極堆疊，第一柵極堆疊包圍多個第一納米線。
[0005]根據(jù)另一實施例，一種半導體裝置形成方法，該方法包含:在基板上形成模板層并將模板層圖案化以在模板層中形成第一凹部及第二凹部，第一凹部的寬度不同于第二凹部的寬度。該方法進一步包含:在第一凹部中外延生長多個第一納米線，以及在第二凹部中外延生長多個第二納米線;形成第一柵極堆疊，第一柵極堆疊包圍多個第一納米線；以及形成第二柵極堆疊，第二柵極堆疊包圍多個第二納米線。
[0006]根據(jù)又另一實施例，一種半導體裝置包含:多個第一納米線于基板之上、多個第一納米線具有第一寬度、以及多個第二納米線位于基板之上，而多個第二納米線具有不同于第一寬度的第二寬度。半導體裝置進一步包含:第一柵極堆疊，第一柵極堆疊包圍多個第一納米線；以及第二柵極堆疊，第二柵極堆疊包圍多個第二納米線。
[0007]以下結合附圖和具體實施例對本發(fā)明進行詳細描述，但不作為對本發(fā)明的限定。
【附圖說明】
[0008]當結合隨附的除附圖閱讀時，根據(jù)以下詳細描述來最佳地了解本揭示內(nèi)容的態(tài)樣。應注意，根據(jù)行業(yè)的標準實踐，各種特征并非按比例繪制。實際上，為了論述清楚，可任意增大或減小各種特征的尺寸。
[0009]圖1至圖4例示根據(jù)一些實施例的形成納米線的中間階段的透視圖；
[0010]圖5至圖8例示根據(jù)一些替代性實施例的形成納米線的中間階段的透視圖；
[0011 ]圖9A至圖16A例示根據(jù)一些實施例的半導體裝置制造過程的各種俯視圖；
[0012]圖9B至圖16B例示根據(jù)一些實施例的半導體裝置的制造過程的各種橫剖面圖；
[0013]圖17為例示根據(jù)一些實施例的半導體裝置的形成方法的流程圖；
[0014]圖18A至圖25A例示根據(jù)一些替代性實施例的半導體裝置的制造工藝的各種俯視圖；
[0015]圖18B至圖25B例示根據(jù)一些替代性實施例的半導體裝置的制造工藝的各種橫剖面圖；
[0016]圖26為例示根據(jù)一些替代性實施例的半導體裝置形成方法的流程圖。
[0017]其中，附圖標記
[0018]101 基板
[0019]1lA 頂表面
[0020]103 模板層[0021 ]105a 開口
[0022]105b 開口
[0023]105c 開口
[0024]105d 開口
[0025]105e 開口
[0026]105f 開口
[0027]201 第一掩膜層
[0028]203 第一納米線
[0029]203A 頂表面
[0030]301 第二掩膜層[0031 ]303 第二納米線
[0032]501 基板
[0033]501A 頂表面
[0034]503 模板層
[0035]505a 凹部
[0036]505b 凹部
[0037]505c 凹部
[0038]505d 凹部
[0039]505e 凹部
[0040]505f 凹部
[0041]601 第一掩膜層
[0042]603 第一納米線
[0043]605 種晶層
[0044]701 第二掩膜層
[0045]703 第二納米線
[0046]705 種晶層
[0047]900半導體裝置
[0048]901基板
[0049]90IA頂表面
[0050]903摻雜區(qū)域[0051 ]905模板層
[0052]907開口
[0053]909納米線
[0054]909a部分
[0055]1001柵極介電層
[0056]IlOla第一部分
[0057]IlOlb第二部分
[0058]1201第一層間介電(ILD)層
[0059]1301第二源極/漏極區(qū)域
[0060]1401第二層間介電(ILD)層
[0061]1501第一開口
[0062]1503第二開口
[0063]1505第三開口
[0064]1601第一接觸插座
[0065]1603第二接觸插座
[0066]1605第三接觸插座
[0067]1700方法
[0068]1701步驟
[0069]1703步驟
[0070]1705步驟
[0071]1707步驟
[0072]1800半導體裝置
[0073]1801基板
[0074]1801A頂表面
[0075]1803模板層
[0076]1805部分
[0077]1807凹部
[0078]1809種晶層
[0079]1811納米線
[0080]1811a部分
[0081 ]1901柵極介電層
[0082]2001柵極電極
[0083]2001a第一部分
[0084]2001b第二部分
[0085]2101第一層間介電(ILD)層
[0086]2201第二源極/漏極區(qū)域
[0087]2301第二層間介電(ILD)層
[0088]2401第一開口
[0089]2403第二開口
[0090]2405第三開口
[0091]2501第一接觸插座
[0092]2503第二接觸插座
[0093]2505第三接觸插座
[0094]2600方法
[0095]2601步驟
[0096]2603步驟
[0097]2605步驟
[0098]2607步驟
[0099]B接線
[0100]B’接線
[0101]Di第一側向尺寸
[0102]D2第二側向尺寸
[0103]D3第一側向尺寸
[0104]D4第二側向尺寸
[0105]Li長度
[0106]L2長度
[0107]Q1角度
[0108]α2角度
【具體實施方式】
[0109]為了彰顯本發(fā)明的不同技術特征，本發(fā)明于以下提供許多不同實施方式或范例。以下描述部件及布置的特定實例來簡化本揭示內(nèi)容。當然，此等特定實例僅僅為實例且不旨在進行限制。例如，以下描述的第一特征形成于第二特征上方或之上可包括其中第一特征及第二特征形成為直接接觸的實施例，并亦可包括其中額外的特征可形成于第一特征與第二特征之間以使得第一特征及第二特征可能不為直接接觸的實施例。此外，本揭示內(nèi)容可在各種實例中重復標號及/或字母。此重復是出于簡單及清晰性的目的，且自身不規(guī)定所論述各種實施例及/或組態(tài)之間的關系。
[0110]此外，在本文中可使用空間相對用詞，諸如「下方」、「下面」、「下部」、「上方」、「上部」及類似用詞，用于使描述如在圖示中所例示的一個元件或特征與其他一或多個元件或一或多個特征的關系的描述容易。除在圖示中描繪的取向以外，空間相對用詞旨在涵蓋在使用或操作中的裝置的不同取向。該設備可另外取向(旋轉90度或處于其他取向)，且本文中使用的空間相對描述符可同樣地相應地加以解釋。
[0111]根據(jù)各種示范性實施例，在此提供場效晶體管(Field effect transistor；FET)及其形成方法。形成FET的中間階段亦有顯示。實施例的變化有加以論述。貫穿各種視角及說明性實施例中，相同標號是用來指明相同元件。
[0112]諸如此所述的實施例提供的FET裝置具有一或多個垂直通道，其中每一通道由包含II1-V半導體材料的納米線所形成。使用垂直的納米線使得FET裝置可以全包覆式垂直柵極(vertical-gate-all-around; VGAA)的方式形成，其中柵極堆疊包裹在垂直通道周圍以改良柵極控制。此類FET裝置亦可稱為VGAA FET裝置。此外，使用多個窄納米線可改良柵極控制，而于此同時維持高通態(tài)電流1n。此外，如下文中的更詳細描述，納米線通過外延生長方法所形成，因而避免使用微影及蝕刻工藝所形成的納米線的表面損傷。此外，納米線的寬度由外延生長的工藝參數(shù)所界定，且不受限于微影及蝕刻工藝的缺點。
[0113]圖1至圖4為根據(jù)一些實施例的形成納米線的中間階段的透視圖。首先參考圖1，基板101的一部分具有模板層103形成于其上。基板101可由硅形成，不過基板101亦可由以下元素形成:其他第III族元素、第IV族元素及/或第V族元素，諸如鍺、鎵、砷及其的組合?；?01亦可成絕緣層覆娃(8:[1;[0011-011-;[11811131:01';301)的形態(tài)。一般而言，301基板包含形成于絕緣體層上的半導體材料層(例如，硅、鍺及/或類似物)。絕緣體層可為例如埋入式氧化物(buried oxide;BOX)層或氧化娃層。此外，可使用的其他基板包括多層基板、梯度基板、混合取向基板、其任何組合及/或類似物。
[0114]在一些實施例中，當基板101為硅基板時，基板101可為(111)基板或(100)基板，其中基板101的頂表面1lA分別為結晶硅的(111)平面或(100)平面。如在下文中更細描述，在一些實施例中，部分的基板101的被植入有P-型雜質(諸如硼或銦)或η-型雜質(諸如磷、砷或銻)。植入?yún)^(qū)域(未明確展示)具有減小的電阻率，且因此可充當源極/漏極區(qū)域以用于隨后形成的裝置，諸如FET裝置。
[0115]進一步參考圖1，模板層103形成于基板101之上。根據(jù)一些實施例，模板層103包含介電性材料。模板層103的示范性材料包括而不限于氮化硅、氧化硅、氧化鋁、碳化硅及氮氧化硅。模板層103的形成可包括的沉積方法諸如像化學氣相沉積(CVD)、等離子體增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)及類似沉積方法。模板層103亦可通過在基板1I上進行熱氧化而形成，且所得模板層103為包含例如氧化硅的氧化物層。
[0116]模板層103經(jīng)圖案化以形成模板層103中的開口105a_l 05f。在當基板1I的頂表面1lA為(111)表面的實施例中，基板101經(jīng)由開口 105a-105f而曝光。在所例示的實施例中，開口 105a-105f的俯視形狀為環(huán)狀。然而，在其他實施例中，開口 105a-105f的頂視形狀可為多邊形，諸如三角形、矩形、六邊形，或類似形狀。在一些實施例中，開口 105a-105f的側向尺寸可介于約20nm與約400nm之間。在所例示的實施例中，開口 105a-105f具有不同側向尺寸并以不規(guī)則方式形成于模板層103中。在其他實施例中，開口 105a-105f可具有相同的側向尺寸并可在模板層103中形成開口的規(guī)則陣列。本領域具有一般技藝者將了解，位置、側向尺寸及開口的數(shù)量可根據(jù)設計要求而變化。
[0117]在一些實施例中，模板層103通過光刻法技術進行圖案化以形成開口 105a_105f。在一些實施例中，光阻材料(未圖示)形成于模板層103之上，該光阻劑材料隨后經(jīng)掩膜、曝光及顯影。在光阻材料經(jīng)圖案化之后，可執(zhí)行蝕刻工藝來移除下層模板層103的非所要部分?？稍谖g刻工藝期間使用例如硬掩膜的額外掩膜(未圖示)。隨后，可使用例如與濕清洗工藝組合的灰化工藝來移除光阻材料。在當模板層103包含氧化硅的實施例中，可使用例如緩沖氧化物蝕刻(Buffered Oxide Etch;B0E)溶液的濕蝕刻工藝，或使用諸如CF4、SF6、NF3及類似物的蝕刻劑氣體的干燥等離子體蝕刻，來對模板層103進行蝕刻。典型BOE溶液包含存于水中的40 %NH4F溶液與存于水中的49 %HF溶液的混合物。
[0118]如下文中的更細描述，納米線將在基板101上開口 105a_105f中形成。開口 105a-105f的大小是用來控制納米線的數(shù)量及/或大小。因此，模板層103圖案化根據(jù)隨后形成的納米線的所要位置及所要大小。此外，如下文中的更細描述，納米線的大小進一步受制于工藝條件。因此，可將一些開口 105a-105f進行掩膜并將工藝條件改變，以使不同開口 105a-105f中生長的納米線具有不同大小。因而，基于對將要形成于基板101上的裝置的設計要求，各種大小的納米線可形成于基板101之上。
[0119]參考圖2，第一掩膜層201形成于模板層103之上以保護開口105d_105f免于通過開口 105a-105c而暴露的一部分基板101的進一步處理步驟。在一些實施例中，第一掩膜層201可包含氮化娃、氧化娃、氧化鋁、碳化娃及氮氧化娃及類似物，并可使用例如熱氧化、CVD、PECVD、LPCVD及類似方法而形成。在一些實施例中，第一掩膜層201及模板層103由具有不同蝕刻選擇性的不同材料形成，進而允許第一掩膜層201在后續(xù)工藝中得以被選擇性移除。
[0120]進一步參考圖2，第一納米線203生長自通過開口105a_105c而暴露的部分基板101。在一些實施例中，第一納米線203可包含II1-V化合物半導體材料，并可使用選擇性區(qū)域金屬有機化學氣相沉積(MOCVD)進行外延生長。典型第III族材料可包括鎵(Ga)、銦(In)及鋁(Al)，且其合適前驅物可包括三甲基銦(TMIn)、三乙基鎵(TEGa)、三甲基鎵(TMGa)、三甲基鋁(TMAl)、三叔丁基鋁(TTBAl)及類似物。典型第V族材料可包括砷(As)、銻(Sb)、磷(P)及鉍(Bi)，且其合適前驅物可包括三丁基砷(TBA)、胂(AsH3)、磷化氫(PH3)、三丁基磷(TBP)、三甲基銻(TMSb)、三乙銻(TESb)、三苯基鉍(TPB)及類似物。在一些實施例中，當將要生長的第一納米線203中包括銦(In)時，銦自身充當催化劑，且不需要諸如金(Au)的金屬催化劑來用于使第一納米線203生長。第一納米線203可因此直接自基板101的頂表面1lA生長。
[0121]—般而言，納米線的生長方向受下層材料的表面性質所影響。包含II1-V化合物半導體材料的納米線傾向于顯著地沿<111>B方向生長，此方向垂直于II1-V化合物半導體材料的(I 11) B表面。(111) B表面為第V族原子暴露(I 11)表面的II1-V化合物半導體材料。因此，在(Ill)B表面上生長的納米線實質上垂直于(Ill)B表面。另一方面，形成于第III族原子暴露(111)表面的II1-V化合物半導體材料的(111 )A表面上的納米線可沿三個相等〈111>B方向生長，此方向與(Ill)A表面的交角約19.6°。取決于基板101的頂表面1lA的方向，各種方向的納米線可形成于基板101上。在一些實施例中，傾斜納米線形成于(100)硅基板上，因為<111>B方向與(100)平面非成直角。在其他實施例中，形成于(111)硅基板之上的納米線可沿一垂直的或三個相等的傾斜<111>B方向生長，因為(111)硅基板的(111)表面具有非極性的性質。如下文中的更細描述，基板101的頂表面1lA經(jīng)調(diào)整來接受實質上垂直于基板101的頂表面1lA的納米線。通過在基板101上形成垂直的納米線，裝置的整合可獲改善。
[0122]進一步參考圖2，在當基板101為(111)硅基板的一些實施例中，基板101的頂表面1lA經(jīng)調(diào)整以使得頂表面1lA被轉換為(Ill)B表面。因此，自基板101的頂表面1lA生長的第一納米線203實質上垂直于頂表面101A。沿方向生長的每一個第一納米線203皆具有六角形截面，其頂表面203A為(111 )B表面，而其側壁具有垂直于頂表面203A的六個刻面{-110}。此外，第一納米線203具有實質上相同的第一側向尺寸D1，可通過調(diào)節(jié)外延生長的各種參數(shù)來控制，如下文中的更細描述。在一些實施例中，第一側向尺寸Di介于約5nm與約80nm之間。
[0123]在所例示的實施例中，第一納米線203的長度在不同納米線之間皆不同。如下文中的更細描述，納米線的長度取決于成核時間及生長期。在全部第一納米線203的生長期相同的一些實施例中，長度變化起因于第一納米線203之間的成核時間差異。在一些實施例中，生長期介于約Is與50s之間，且第一納米線203所具有的長度介于約50nm與約5μηι之間。
[0124]進一步參考圖2，一或多個第一納米線203可自基板101的開口 105a_105c中生長。在所例示的實施例中，單個第一納米線203形成于開口 105a中，兩個第一納米線203形成于開口 105b中，且六個第一納米線203形成于開口 105c中。基于第一納米線203的第一側向尺+D1及開口 105a-105c的側向尺寸，開口 105a-105c可容納最大數(shù)量的第一納米線203。例如，模板層1 3中的側向尺寸為約50nm的開口至多可容納側向尺寸約35nm的一個納米線，模板層103中的側向尺寸為約73nm的開口至多可容納側向尺寸為約35nm的兩個納米線，而模板層103中的側向尺寸為約93nm的開口至多可容納側向尺寸為約35nm的三個納米線。
[0125]進一步參考圖2，在形成第一掩膜層201于模板層103上之后，通過開口 105a_105c而暴露的基板1I的頂表面1IA會被清洗以移除部分仍留在開口 1 5a-10 5 C中的模板層103ο在模板層103包含氧化硅的一些實施例中，殘余氧化物可使用例如以下方法移除:如由Applied Materials，Inc.開發(fā)的SiConi?蝕的干式蝕刻過程，并接著進行約100°C、持續(xù)約60s的退火過程。在其他實施例中，殘余氧化物的移除可通過于0.7%HF水溶液中持續(xù)約60s的濕式蝕刻過程。
[0126]在進行清洗過程之后，基板101會被轉移至MOCVD腔室中以生長第一納米線203。在一些實施例中，基板101的頂表面1lA會受到進一步清洗來移除天然氧化物層(未圖示)，該天然氧化物層在將基板101轉移至MOCVD腔室中的期間形成于基板頂表面1lA上的開口105a-105c中。基板101的頂表面1lA的清洗通過在氫氣(H2)中將基板101加熱至介于約700°C與約800°C、持續(xù)約Imin至1min來進行。在一些實施例中，?的流動速率介于約500sccm與約50000sccm之間。
[0127]在一些實施例中，在清洗工藝完成之后，基板101會在出中冷卻至介于約400°C與約500°C之間。冷卻過程使得基板101的頂表面1lA的重構并確保頂表面1lA為I X I重構(111)表面，該重構(I 11)表面等于基板101的未重構(111)表面。如下文中的更細描述，I X I重構(111)表面經(jīng)進一步調(diào)整以將頂表面1lA轉換為(Ill)B狀表面，從而對生長垂直(沿〈111>B方向)第一納米線203有益處。
[0128]在形成I X I重構頂表面1lA之后，頂表面1lA經(jīng)調(diào)整以將基板的頂表面1lA轉換為(I11)B狀表面。在一些實施例中，第V族前驅物會被引入MOCVD腔室。例如，當將要生長的第一納米線203包含InAs時，三丁基砷(TBA)或胂(AsH3)可作為用于提供砷(As)的前驅物。諸如As的第V族原子端接基板101的頂表面10IA來將I X I重構(111)表面轉換為(111 )B狀表面。在一些實施例中，諸如TBA或AsH3的第V族前驅物的流動速率介于約10sccm與約800sccm 之間 ο
[0129]隨后，基板101會被加熱至介于約540°C與約580°C之間，且諸如三甲基銦(TMIn)的第III族前驅物會被引入MOCVD腔室來開始第一納米線203的生長過程。在一些實施例中，諸如三甲基銦(TMIn)的第III族前驅物的流動速率介于約300sccm與100sccm之間。在一些實施例中，生長期介于約Is與50s之間，從而使得第一納米線203的長度介于約50nm與5μηι之間。第一納米線203的生長開始于第一納米線203的成核現(xiàn)象。一般而言，基板101的頂表面1lA的粗糙度有助于成核現(xiàn)象，且成核現(xiàn)象的位置決定隨后形成的第一納米線203的位置。在一些實施例中，在形成第一納米線203之后，基板101在第V族前驅物的流動下冷卻至約300°C的溫度。
[0130]在一些實施例中，將基板101加熱至介于約540°C與約580°C之間的溫度有助于第一納米線203的垂直生長(沿<111>B)而非徑向生長(沿〈-110〉方向)。此外，為了最小化第一納米線203的徑向生長，可使用低V/III前驅物比率(第V族前驅物與第III族前驅物的流動速率比率)。例如，當前驅物包括AsH3及TMIn時，AsH3/TMI比率可介于約I與約20之間。因此，通過控制基板101的溫度及V/III前驅物比率，第一納米線203的第一側向尺寸0!亦可被控制。因而，全部第一納米線203具有實質上相同的第一側向尺寸D1，該第一側向尺寸D1受制于MOCVD參數(shù)而不受制于開口 105a-105b的側向尺寸。在一些實施例中，第一納米線203的第一側向尺ID1可經(jīng)調(diào)整為小于開口 105a-105c的側向尺寸，且一或多個第一納米線203可取決于開口 105a-105c的側向尺寸而形成于開口 105a-105c中。
[0131]通過調(diào)整選擇性區(qū)域MOCVD工藝條件，第一納米線203在不側向擴展的情況下垂直生長。因此，第一納米線203的頂部部分、底部部分及中間部分具有相同第一側向尺寸0丄及形狀。第一納米線203的側壁例如以約90°的傾斜角^垂直于或實質上垂直于基板101的頂表面101A。
[0132]參考圖3，第二納米線303在基板101上形成于開口 105d_105f中。在形成第一納米線203之后，第一掩膜層201會被移除來暴露出開口 105d-105f。在一些實施例中，可使用合適蝕刻工藝來選擇性移除第一掩膜層201。隨后，第二掩膜層301會形成于第一納米線203之上以保護第一納米線203免于后續(xù)工藝步驟。在一些實施例中，第二掩膜層301可使用與第一掩膜層201相似的材料及方法來形成，且在此不再重復描述。
[0133]在一些實施例中，第二納米線303可由與第一納米線203相似的候選材料形成(諸如II1-V化合物半導體材料)，且在此不再重復描述。如圖3所示，第二納米線303的形狀與第一納米線203的形狀相似，且在此不再重復描述。在一些實施例中，第一納米線203及第二納米線303由相同材料形成。在其他實施例中，第一納米線203及第二納米線303由不同材料形成。
[0134]進一步參考圖3，在所例示的實施例中，第二納米線303的形成可使用與第一納米線203相似的方法(諸如選擇性區(qū)域M0CVD)，且在此不再重復描述。在一些實施例中，第二納米線303的生長溫度及V/III前驅物比率經(jīng)調(diào)整，以使得第二納米線303經(jīng)形成具有第二側向尺寸D2。在所例示的實施例中，單個第二納米線303形成于開口 105d中，兩個第二納米線303形成于開口 105e中，且三個第二納米線303形成于開口 105f中。在一些實施例中，第二側向尺寸D2大于第一側向尺寸0!在其他實施例中，第二側向尺寸02可小于或等于第一側向尺寸Di在一些實施例中，第二側向尺寸D2介于約5nm與約80nm之間。
[0135]參考圖4，第二掩膜層301可被移除以暴露第一納米線203。在一些實施例中，第二掩膜層301的選擇性移除可使用合適的蝕刻工藝。納米線(諸如第一納米線203及第二納米線303)可進行進一步處理步驟來形成諸如像FET裝置的裝置。如下文中的更細描述，納米線可被架構來充作隨后形成FET裝置的通道。
[0136]圖5至圖8例示根據(jù)一些替代性實施例的形成納米線的中間階段的透視圖。首先參考圖5，模板層503形成于基板501之上。在一些實施例中，基板501與基板101相似，且在此不再重復描述。在一些實施例中，模板層503可包含導電性氧化物材料。示范性導電性氧化物材料包括而不限于銦錫氧化物、氧化鋅、氧化鈦及類似物。在一些實施例中，可使用例如CVD、PECVD、LPCVD及類似方法來形成模板層503。如下文中的更細描述，納米線生長于模板層503之上(參見例如圖8)，且模板層503的位于納米線下方的部分可充當源極/漏極區(qū)域以用于隨后形成的諸如FET裝置的裝置。
[0137]模板層503經(jīng)圖案化以在模板層503中形成凹部505a_505f，以使得基板501不會通過凹部505a-505f而暴露。在一些實施例中，模板層503的圖案化可使用與模板層103相似的方法，且在此不再重復描述。在所例示的實施例中，凹部505a-505f的俯視形狀為環(huán)狀。然而，在其他實施例中，凹部505a-505f的頂視形狀可為多邊形，諸如三角形、矩形、六邊形，或類似形狀。在一些實施例中，凹部505a-505f的側向尺寸可介于約20nm與約400nm之間。在所例示的實施例中，凹部505a-505f具有不同側向尺寸并以不規(guī)則方式形成于模板層503中。在其他實施例中，凹部505a-505f可具有相同的側向尺寸并可在模板層503中成形為凹部的規(guī)則陣列。具有本領域一般技藝者將了解，位置、側向尺寸及凹部505a-505f的數(shù)量可根據(jù)設計要求而變化。
[0138]如下文中的更細描述，第一納米線603及第二納米線703(參見例如圖8)會形成于模板層503上的凹陷505a-505f中。因為基板501未暴露，所以基板501的對納米線的生長的影響可減小或消除。因而，垂直納米線可生長于頂表面501A具有任何取向的基板501(如(100)基板或(111)基板)上。在一些實施例中，基板501為(100)基板。
[0139]如下文中的更細描述，納米線將形成于凹部505a_505f中。凹部505a_505f的大小用來控制納米線的數(shù)量及/或大小。因此，模板層503的圖案化根據(jù)隨后形成的納米線的所要位置及所要大小。此外，如下文中的更細描述，納米線是的大小進一步受制于工藝條件。因此，可將凹部505a-505f中的一些者掩膜并使工藝條件改變，以使在不同凹部505a-505f中的具有不同大小的納米線生長。因而，基于對將要形成于基板501上的裝置的設計要求，各種大小的納米線可形成于基板501之上。
[0140]參考圖6，第一掩膜層601形成于模板層503之上以保護凹部505d_505f免于進一步處理步驟。在一些實施例中，第一掩膜層601的形成可使用與第一掩膜層201相似的材料及方法，且在此不再重復描述。
[0141]進一步參考圖6，第一納米線603形成于模板層503上的凹陷505a_505d中。在一些實施例中，第一納米線603可由與第一納米線203相似的候選材料形成(諸如II1-V化合物半導體材料)，且在此不再重復描述。如圖6所示，第一納米線603的形狀與第一納米線203的形狀相似，且在此不再重復描述。在一些實施例中，第一納米線603的外延生長可使用選擇性區(qū)域MOCVD ο
[0142]在使第一掩膜層601形成于模板層503之上之后，基板501經(jīng)傳送至MOCVD腔室中。隨后，II1-V化合物半導體材料的種晶層605會形成于凹部505a-505d的底部表面上。II1-V化合物半導體材料的種晶層605能有利地使納米線(諸如第一納米線603)形成于凹部505a-505d中。在一些實施例中，第III族前驅物會被引入MOCVD腔室以在凹部505a-505d的底部表面上形成第III族材料層(未圖示)。在一些實施例中，第III族材料層包含一或少數(shù)第III族材料的單層。
[0143]在一些實施例中，當?shù)谝患{米線603包含InAs時，諸如三甲基銦(TMIn)的第III族前驅物會以約1sccm至約lOOsccm的流動速率被引入MOCVD腔室。第III族前驅物被引入的持續(xù)時間可以為約I秒至約100秒。
[0144]在于凹部505a_505d的底部表面上形成第III族材料層之后，諸如三丁基砷(TBA)或胂(AsH3)的第V族前驅物會被引入MOCVD腔室以形成II1-V化合物半導體材料的種晶層605。在一些實施例中，第V族前驅物可以約20sccm至約500sccm的流動速率被引入。在一些實施例中，在形成II1-V化合物半導體材料的種晶層605的同時，第III族材料層得以完全被消耗。在其他實施例中，第III族材料層部分被消耗而使得II1-V化合物半導體材料的種晶層605在第III族材料的未消耗層頂上形成。
[0145]在形成II1-V化合物半導體材料的種晶層605之后，基板501將被加熱至介于約540°C與約580°C之間，以促進第一納米線603的垂直生長(沿<111>B)而非徑向生長(沿〈-110〉方向)。隨后，諸如三甲基銦(TMIn)的第III族前驅物會被引入MOCVD腔室以開始第一納米線603的生長工藝。在一些實施例中，諸如三甲基銦(TMIn)的第III族前驅物的流動速率介于約300sccm與100sccm之間。在一些實施例中，生長期為介于約Is與50s之間，從而使得第一納米線603的長度介于約50nm與5μηι之間。在一些實施例中，為了進一步最小化第一納米線603的徑向生長，可使用低V/III前驅物比率(第V族前驅物與第III族前驅物的流動速率比率)。例如，當前驅物包括AsH3及TMIn時，AsH3/TMI比率可介于約I與約20之間。因此，通過控制基板501的溫度及V/III前驅物比率，第一納米線603的第一側向尺寸D3亦可被控制。在一些實施例中，在形成第一納米線603之后，基板501會在第V族前驅物的流動下冷卻至約300°C。在一些實施例中，第一側向尺寸D3介于約5nm與約80nm之間。
[0146]通過調(diào)整選擇性區(qū)域MOCVD工藝條件，第一納米線603在不側向擴展的情況下垂直生長。因此，第一納米線603的頂部部分、底部部分及中間部分具有相同第一側向尺寸D3及形狀。第一納米線603的側壁例如以約90°的傾斜角<12垂直于或實質上垂直于基板501的頂表面501A。
[0147]在所例示的實施例中，單個第一納米線603形成于凹部505a中，兩個第一納米線603形成于凹部505b中，且六個第一納米線603形成于凹部505c中?；诘谝患{米線603的第一側向尺寸D3及凹部505a-505c的側向尺寸，凹部505a-505c可適容納不同數(shù)量的第一納米線 603。
[0148]參考圖7，第二納米線703形成于基板501上的凹陷505d_505f中。在形成第一納米線603之后，第一掩膜層601會被移除以暴露凹部505d-505f。在一些實施例中，第一掩膜層601可使用合適蝕刻工藝來選擇性移除。隨后，第二掩膜層701形成于第一納米線603之上以保護第一納米線603免于后續(xù)工藝步驟。在一些實施例中，第二掩膜層701的形成可使用與第一掩膜層601相似的材料及方法，且在此不再重復描述。
[0149]進一步參考圖7，種晶層705形成于模板層503的凹部505d_505f中，且第二納米線703形成于種晶層705之上。在一些實施例中，種晶層705的形成可使用與種晶層605相似的材料及方法，且在此不再重復描述。在一些實施例中，第二納米線703可由與第一納米線603相似的候選材料(諸如II1-V化合物半導體材料)形成，且在此不再重復描述。如圖7所示，第二納米線703的形狀與第一納米線603的形狀相似，且在此不再重復描述。在一些實施例中，第一納米線603及第二納米線703由相同材料形成。在其他實施例中，第一納米線603及第二納米線703由不同材料形成。
[0150]進一步參考圖7，在所例示的實施例中，第二納米線703的形成可使用與第一納米線603相似的方法(諸如選擇性區(qū)域M0CVD)，且在此不再重復描述。在一些實施例中，第二納米線703的生長溫度及V/III前驅物比率經(jīng)調(diào)整，以使得所形成的第二納米線703會具有第二側向尺寸D4。在所例示的實施例中，單個第二納米線703形成于凹部505d中，兩個第二納米線703形成于凹部505e中，且三個第二納米線703形成于凹部505f中。在一些實施例中，第二側向尺寸D4大于第一側向尺寸D3。在其他實施例中，第二側向尺寸D4可小于或等于第一側向尺寸D3。在一些實施例中，第二側向尺寸D4介于約5nm與約80nm之間。
[0151]參考圖8，可將第二掩膜層701移除以暴露第一納米線603。在一些實施例中，第二掩膜層701可使用合適蝕刻工藝來選擇性移除?？稍诩{米線(諸如第一納米線603及第二納米線703)上進行進一步處理步驟來形成諸如像FET裝置的半導體裝置。如下文中的更細描述，納米線可經(jīng)構造來充當用于隨后形成的FET裝置的通道。
[0152]圖9A至圖16B例示根據(jù)一些實施例的使用通過參考圖1至圖4的上述方法形成的納米線制造的半導體裝置900的各種中間階段。圖9A至圖16B例示俯視及側視剖面圖，其中圖「A」表示俯視圖且圖「B」表示沿相應圖「A」的B-B’接線的截面視圖。此外，使用虛線來描繪圖9A至圖16A的各種元件以指明此類元件在圖9A至圖16A中所示俯視圖中非可見。
[0153]首先參考圖9A及圖9B，半導體裝置900包含基板901。在一些實施例中，基板901包含與基板101相似的材料，且在此不再重復描述。在所例示的實施例中，基板901為(111)基板。在一些實施例中，摻雜區(qū)域903例如通過注入、擴散或類似方式形成于基板901中。摻雜區(qū)域903可摻雜有P-型雜質(諸如硼或銦)或η-型雜質(諸如磷、砷或銻)。如下文中的更細描述，摻雜區(qū)域903可充當半導體裝置900的源極/漏極區(qū)域并可亦稱為第一源極/漏極區(qū)域903。
[0154]進一步參考圖9Α及圖9Β，模板層905形成于基板901的頂表面901Α之上并經(jīng)圖案化以在模板層505中形成開口 907。在一些實施例中，模板層905的形成可使用與模板層103相似的材料及方法，且在此不再重復描述。模板層905中開口 907的形成可使用與模板層103中的開口 105a-105d相似的方法，且在此不再重復描述。在所例示的實施例中，開口907的俯視形狀為環(huán)狀。然而，在其他實施例中，開口907的俯視形狀可為多邊形，諸如三角形、矩形、六邊形，或類似形狀。
[0155]在一些實施例中，包含II1-V化合物半導體材料的納米線909可利用選擇性區(qū)域MOCVD而形成于基板901上的開口907中，如參考圖1至圖4的上文所述，且在此不再重復描述。在所例示的實施例中，兩個納米線909形成于基板901之上。然而，在其他實施例中，納米線909的數(shù)量可取決于半導體裝置900的設計要求而小于或多于兩個。如下文中的更細描述，納米線909經(jīng)構造來充當半導體裝置900的通道。因此，半導體裝置900可具有一或多個通道。
[0156]參考圖1OA及圖10B，柵極介電層1001形成于納米線909之上且包圍納米線909。在一些實施例中，柵極介電層1001包含一或多個高介電性材料層。一般而言，高介電性材料具有高于3.9的介電常數(shù)(k值)。例如，柵極介電層1001可包括Hf、Al、Zr的一或多個金屬氧化物層或硅酸鹽層，Hf、Al、Zr的組合及其多層。其他合適的材料包括成金屬氧化物、金屬合金氧化物的形式的1^、1^、8&、1^、？13或其組合。在一些實施例中，柵極介電層1001的形成可使用原子層沉積(ALD)、CVD、PECVD、分子束沉積(MBD)或類似方法。
[0157]隨后，柵極介電層1001及納米線909經(jīng)平坦化以使得納米線909的頂表面實質上與柵極介電層1001的最高表面共面。在一些實施例中，平坦化工藝可包括例如機械碾磨工藝、化學機械研磨(CMP)工藝、蝕刻工藝、類似工藝，或其組合。因此，每一個納米線909皆具有介于約2nm與約5μηι之間的相同長度Li。
[0158]參考圖1lA及圖11Β，柵極電極1101相鄰柵極介電層1001而形成。在一些實施例中，柵極電極1101可包含諸如金、銀、鋁、銅、鎢、鉬、鎳、鈦或其合金的金屬材料并可使用物理氣相沉積(PVD)、ALD或類似方法得以形成。在一些實施例中，金屬材料經(jīng)圖案化以使得柵極電極1101包含:第一部分IlOla在柵極介電層1001之上側向延伸、以及第二部分IlOlb包圍著納米線909。如下文中的更細描述，柵極電極1101的第一部分IlOla充當接觸墊而用于隨后形成的導電性插座以將電連接提供至柵極電極1101。柵極介電層1001及柵極電極1101形成包圍納米線909的柵極堆疊，而充當半導體裝置900的通道。
[0159]參考圖12A及圖12B，第一層間介電(ILD)層1201形成于納米線909、柵極介電層1001及柵極電極1101之上。在一些實施例中，第一ILD層1201由諸如氧化硅、低k值介電質或其他合適材料的一或多個介電性材料層所形成，通過諸如CVD、ALD、旋壓或類似方法的合適技術。在一些實施例中，延伸于納米線909上的部分第一 ILD層1201及柵極電極1101被移除以使得納米線909的最高表面實質上與柵極電極1101及第一 ILD層1201的最高表面共面。在一些實施例中，部分第一ILD層1201及柵極電極1101的移除可使用例如CMP工藝、蝕刻工藝、類似工藝或其組合。
[0160]參考圖13A及圖13B，第一 ILD層1201、柵極電極1101及柵極介電層1001會凹陷以暴露納米線909的部分909a。如下所述，凹陷工藝使得柵極電極1101可與隨后形成的源極/漏極接觸電隔離(參見圖16A及圖16B)。在一些實施例中，在第一 ILD層1201、柵極電極1101及柵極介電層1001形成凹陷可使用例如一或多個合適的蝕刻工藝。在一些實施例中，納米線909的部分909a可視需要進行摻雜以形成包含納米線909的摻雜部分909a的第二源極/漏極區(qū)域1301。在一些實施例中，納米線909可于納米線909的生長期間進行原位摻雜，通過基于摻雜類型而將合適氣體引入MOCVD腔室中來進行。在納米線909由InAs所形成的一些實施例中，可使用諸如像單硅烷(SiH4)氣體的硅前驅物將納米線909進行硅的η-型摻雜。在其他實施例中，納米線909的摻雜可在部分納米線909被暴露后使用例如合適的摻雜劑進行離子注入方法或類似方法。
[0161]參考圖14Α及圖14Β，第二 ILD層1401形成于第一 ILD層1201之上，且位于納米線909之上并包圍納米線909。在一些實施例中，第二ILD層1401的形成可使用與第一ILD層1201相同的材料及方法，且在此不再重復描述。在一些實施例中，第一ILD層1201及第二ILD層1401可由相同材料形成。在其他實施例中，第一ILD層1201及第二ILD層1401可由不同材料形成。在一些實施例中，第二ILD層1401可進行平坦化，通過例如CMP工藝或類似工藝。
[0162]參考圖15Α至圖16Β，接觸插座會形成以將電性連接提供至第一源極/漏極區(qū)域903、第二源極/漏極區(qū)域1301及柵極電極1101。首先參閱第15Α及15Β圖，第一開口 1501、第二開口 1503及第三開口 1505由第二ILD層1401的頂表面所形成。在一些實施例中，第一開口1501、第二開口 1503及第三開口 1505的形成可使用合適的微影及蝕刻工藝。在所例示的實施例中，第一開口 1501延伸穿過第二ILD層1401、第一ILD層1201、柵極介電層1001及模板層905并使第一源極/漏極區(qū)域903暴露出來。第二開口 1503延伸穿過第二 ILD層1401并使納米線909的部分909a暴露出來，并因此暴露出第二源極/漏極區(qū)域1301。第三開口 1505延伸穿過第二 ILD層1401及第一 ILD層1201并，使柵極電極1101的第一部分IlOla暴露出來。
[0163]接下來參考圖16A及圖16B，第一接觸插座1601、第二接觸插座1603及第三接觸插座1605分別形成于第一開口 1501、第二開口 1503及第三開口 1505中。在一些實施例中，一或多個阻障層/黏附層(未圖示)共形地形成于第一開口 1501、第二開口 1503及第三開口 1505中。一或多個阻障層/黏附層保護相鄰層(諸如像第一ILD層1201及第二ILD層1401)免于金屬擴散。一或多個阻障層/黏附層可包含鈦、氮化鈦、鉭、氮化鉭或類似物并可使用PVD、CVD、ALD、類似方法或其組合而得以形成。在一些實施例中，種晶層(未圖示)共形地形成于一或多個阻障層/黏附層之上。種晶層可包含銅、鈦、鎳、金、錳、類似物或其組合并可通過ALD、PVD、類似方法或其組合而得以形成。
[0164]進一步參考圖16A及圖16B，第一接觸插座1601、第二接觸插座1603及第三接觸插座1605通過用合適導電材料分別填充第一開口 1501、第二開口 1503及第三開口 1505而形成。在一些實施例中，第一接觸插座1601、第二接觸插座1603及第三接觸插座1605可包含銅、銅合金、銀、金、鎢、鉭、鋁及類似物，并可使用電化學電鍍工藝、無電電鍍工藝、ALD、PVD、類似方法或其組合而形成。
[0165]在一些實施例中，過度填充第一開口 1501、第二開口 1503及第三開口 1505的過量材料會被移除以使得第一接觸插座1601、第二接觸插座1603及第三接觸插座1605的最高表面實質上與第二 ILD層1401的最高表面共面。在一些實施例中，過量材料的移除可使用例如機械碾磨工藝、CMP工藝、蝕刻工藝、類似工藝或其組合來。
[0166]進一步參考圖16A及圖16B，在所例示的實施例中，第一接觸插座1601、第二接觸插座1603及第三接觸插座1605的俯視形狀為環(huán)狀。然而，在其他實施例中，第一接觸插座1601、第二接觸插座1603及第三接觸插座1605的俯視形狀可為多邊形，諸如三角形、矩形、六邊形或類似形狀。此外，如圖16A及圖16B所示，第一接觸插座1601、第二接觸插座1603及第三接觸插座1605的位置是提供為范例而非限制。在其他實施例中，第一接觸插座1601、第二接觸插座1603及第三接觸插座1605可基于半導體裝置900的設計要求而形成于其他位置。
[0167]在一些實施例中，可在半導體裝置900上執(zhí)行進一步制造步驟。例如，金屬化層(未圖示)可形成于第二 ILD層1401之上。金屬化層可包含一或多個介電層及形成于該一或多個介電層中的一或多個導電性特征。在一些實施例中，金屬化層會與第一接觸插座1601、第二接觸插座1603及第三接觸插座1605具有電性接觸，并將半導體裝置900電性互連至形成于基板901之上的其他裝置。在一些實施例中，進一步制造步驟亦可包括:在金屬化層之上形成一或多個重新布線層(RDL);在RLD之上形成凸塊下金屬(UBM);以及在這些UBM之上形成連接器。隨后，基板901可被分成單獨的芯片，這些單獨的芯片可進一步經(jīng)歷各種封裝工藝。
[0168]如圖16A及圖16B所示，半導體裝置900包含兩個納米線909，這些兩個納米線909經(jīng)構造為半導體裝置900的通道。在其他實施例中，納米線909的數(shù)量及因而通道的數(shù)量可根據(jù)半導體裝置900的設計規(guī)范而變化。在當半導體裝置900被架構為低功率裝置的一些實施例中，半導體裝置900可包含多個窄納米線，從而允許較佳的柵極控制并維持足以用于低功率操作的通態(tài)電流I?。在當半導體裝置900被架構為高功率裝置的其他實施例中，半導體裝置900可包含少量寬納米線，從而允許用于高功率操作的高I?。在一些實施例中，低功率裝置與高功率裝置相比包含更多納米線，而高功率裝置中納米線的側向尺寸大于低功率裝置中納米線的側向尺寸。
[0169]圖17為根據(jù)一些實施例的例示出形成半導體裝置的方法1700的流程圖。方法1700起始于步驟1701，其中在其中具有開口(諸如開口907)的圖案化模板層(諸如模板層905)會形成于基板(諸如基板901)之上，如參考圖9A及圖9B的上文所述。在步驟1703中，一或多個納米線(諸如納米線909)會形成于開口中，如參考圖9A及圖9B的上文所述。在一些實施例中，納米線的形成可使用上文中參考圖1至圖4所述的外延生長方法。在步驟1705中，柵極堆疊(諸如柵極介電層1001及柵極電極1101)會形成而包圍納米線，如參考圖1OA至圖12B的上文所述。在步驟1707中，接觸插座(諸如第一接觸插座1601、第二接觸插座1603及第三接觸插座1605)會形成以將電性連接提供至柵極堆疊、一或多個納米線及基板，如參考圖13A至圖16B的上文所述。
[0170]圖18A至圖25B例示根據(jù)一些實施例的使用通過參考圖5至圖8的以上所述方法形成的納米線制造的半導體裝置1800的各種中間階段。圖18A至圖25B例示俯視及橫剖視圖，其中圖「A」表示俯視圖且圖「B」表示沿相應圖「A」的B-B’接線的截面視圖。此外，使用虛線來描繪圖18A至圖25A的各種元件以指明此類元件在圖18A至圖25A中所示俯視圖中非可見。
[0171]首先參考圖18A及圖18B，半導體裝置1800包含基板1801。在一些實施例中，基板1801包含與基板501相似的材料，且在此不再重復描述。在所例示的實施例中，基板1801為
(111)基板或(100)基板。
[0172]進一步參考圖18A及圖18B，模板層1803會形成于基板1801的頂表面1801A之上并經(jīng)圖案化以在模板層1803中形成凹部1807。在一些實施例中，模板層1803的形成可使用與模板層503相似的材料及方法，且在此不再重復描述。模板層1803中凹部1807的形成可使用與模板層503中凹部505a-505d相似的方法，且在此不再重復描述。在所例示的實施例中，凹部1807的俯視形狀為環(huán)狀。然而，在其他實施例中，凹部1807的俯視形狀可為多邊形，諸如三角形、矩形、六邊形，或類似形狀。
[0173]在一些實施例中，包含II1-V化合物半導體材料的納米線1811可利用選擇性區(qū)域MOCVD而形成于種晶層1809上的凹部1807中，如參考圖5至圖8的上文所述，且在此不再重復描述。在一些實施例中，種晶層1809的形成可使用與種晶層605相同的材料及方法，且在此不再重復描述。在所例示的實施例中，兩個納米線1811在凹部1807中形成于種晶層1809之上。然而，在其他實施例中，納米線1811的數(shù)量可取決于半導體裝置1800的設計要求小于或多于兩個。如下文中的更細描述，納米線1811經(jīng)構造來充當半導體裝置1100的通道。因此，半導體裝置1800可具有一或多個通道。此外，在模板層1803包含導電性氧化物材料的一些實施例中，模板層1803中位于納米線1811下方的部分1805可充當源極/漏極區(qū)域并可稱為第一源極/漏極區(qū)域1805。
[0174]參考圖19A及圖19B，柵極介電層1901形成于納米線1811之上且包圍納米線1811。在一些實施例中，柵極介電層1901的形成可使用與柵極介電層1001相同的材料及方法，且在此不再重復描述。隨后，柵極介電層1901及納米線1811經(jīng)平坦化以使得納米線1811的頂表面實質上與柵極介電層1901的最高表面共面。在一些實施例中，平坦化工藝可包括例如機械碾磨工藝、化學機械研磨(CMP)工藝、蝕刻工藝、類似方法，或其組合。因此，每一個納米線1811皆具有介于約2nm與5約μ??之間的相同長度L2。
[0175]參考圖20Α及圖20Β，柵極電極2001相鄰柵極介電層1901而形成。在一些實施例中，柵極電極2001的形成可使用與柵極介電層1101相同的材料及方法，且在此不再重復描述。在一些實施例中，柵極電極2001以類似于柵極電極1101的方式進行圖案化以使得柵極電極2001包含:第一部分2001a于柵極介電層1901之上側向延伸；以及第二部分2001b包圍著納米線1811。如下文中的更細描述，柵極電極2001的第一部分2001a充當接觸墊而用于隨后形成的導電性插座以將電性連接提供至柵極電極2001。柵極介電層1901及柵極電極2001會形成包圍納米線1811的柵極堆疊，其中納米線1811充當半導體裝置1800的通道。
[0176]參考圖21A及圖21B，第一 ILD層2101形成于納米線1811、柵極介電層1901及柵極電極2001之上，以使得納米線1811的最高表面實質上與柵極電極2001、柵極介電層1901及第一ILD層1201的最高表面共面。在一些實施例中，第一ILD層2101的形成可使用與第一ILD層1201相同的材料及方法，且在此不再重復描述。
[0177]參考圖22A及圖22B，第一ILD層2101、柵極電極2001及柵極介電層1901會凹陷以暴露出納米線1811的部分1811a。如下所述，凹陷工藝使得柵極電極2001可與隨后形成的源極/漏極接觸進行電性隔離(參見圖25A及圖25B)。在一些實施例中，于第一 ILD層2101、柵極電極2001及柵極介電層1901形成凹陷可使用例如一或多個合適的蝕刻工藝。在一些實施例中，納米線1811的部分1811a可視需要進行摻雜以形成包含納米線1811的摻雜部分1811a的第二源極/漏極區(qū)域2201。在一些實施例中，納米線1811的摻雜可使用與納米線909相同的方法，且在此不再重復描述。
[0178]參考圖23A及圖23B，第二 ILD層2301形成于第一 ILD層2101之上，且位于納米線1811的部分1811a之上并包圍部分1811a。在一些實施例中，第二ILD層2301的形成可使用與第一ILD層2101相同的材料及方法，且在此不再重復描述。在一些實施例中，第一ILD層2101及第二ILD層2301可由相同材料形成。在其他實施例中，第一ILD層2101及第二ILD層2301可由不同材料形成。在一些實施例中，可使用例如CMP工藝或類似方法將第二ILD層2301平坦化。
[0179]參考圖24A至圖25B，接觸插座會形成以將電性連接提供至第一源極/漏極區(qū)域1805、第二源極/漏極區(qū)域2201及柵極電極2001。首先參閱圖24A及圖24B，第一開口 2401、第二開口 2403及第三開口 2405由第二ILD層2301的頂表面所形成。在一些實施例中，第一開口2401、第二開口 2403及第三開口 2405的形成是使用合適的微影及蝕刻工藝。在所例示的實施例中，第一開口 2401延伸穿過第二ILD層2301、第一ILD層2101、柵極介電層1901并暴露出模板層1803。第二開口 2403延伸穿過第二 ILD層2301并暴露出納米線1811的部分1811a，并因此暴露出第二源極/漏極區(qū)域2201。第三開口 2305延伸穿過第二 ILD層2301及第一 ILD層2101，并暴露了柵極電極2001的第一部分2001a。
[0180]接下來參考圖25A及圖25B，第一接觸插座2501、第二接觸插座2503及第三接觸插座2505分別形成于第一開口 2401、第二開口 2403及第三開口 2405中。在一些實施例中，第一接觸插座2501、第二接觸插座2503及第三接觸插座2505的形成可使用與第一接觸插座1601、第二接觸插座1603及第三接觸插座1605相同的材料及方法，且在此不再重復描述。在所例示的實施例中，第一接觸插座2501、第二接觸插座2503及第三接觸插座2505的俯視形狀為環(huán)狀。然而，在其他實施例中，第一接觸插座2501、第二接觸插座2503及第三接觸插座2505的俯視形狀可為多邊形，諸如三角形、矩形、六邊形或類似形狀。此外，如圖25A及圖25B所示，第一接觸插座2501、第二接觸插座2503及第三接觸插座2505的位置是提供為范例而非限制。在其他實施例中，第一接觸插座2501、第二接觸插座2503及第三接觸插座2505可基于半導體裝置1800的設計要求而形成于其他位置。
[0181]在一些實施例中，可在半導體裝置1800上執(zhí)行進一步制造步驟。例如，金屬化層(未圖示)可形成于第二 ILD層2301之上。金屬化層可包含一或多個介電層及形成于該一或多個介電層中的一或多個導電性特征。在一些實施例中，金屬化層與第一接觸插座2501、第二接觸插座2503及第三接觸插座2505具有電性接觸，并將半導體裝置1800電性互連至形成于基板1801之上的其他裝置。在一些實施例中，進一步制造步驟亦可包括:在金屬化層之上形成一或多個重新布線層(RDL)、在RLD之上形成凸塊下金屬(UBM)、以及在這些UBM之上形成連接器。隨后，基板1801可經(jīng)分成單獨的芯片，這些單獨的芯片可進一步經(jīng)歷各種封裝工
-H-
O
[0182]如圖25A及圖25B所示，半導體裝置1800包含兩個納米線1811，納米線1811經(jīng)構造為半導體裝置1800的通道。在其他實施例中，納米線1811的數(shù)量及因而通道的數(shù)量可根據(jù)半導體裝置1800的設計規(guī)范而變化。在當半導體裝置1800被架構為低功率裝置的一些實施例中，半導體裝置1800可包含多個窄納米線，從而允許較佳的柵極控制并維持足以用于低功率操作的通態(tài)電流IQN。在當半導體裝置1800被架構為高功率裝置的其他實施例中，半導體裝置1800可包含少量寬納米線，從而允許用于高功率操作的高I?。在一些實施例中，低功率裝置與高功率裝置相比包含更多納米線，而高功率裝置的納米線的側向尺寸大于低功率裝置的納米線的側向尺寸。
[0183]圖26為例示根據(jù)一些替代性實施例的半導體裝置形成方法2600的流程圖。方法2600起始于步驟2601，其中在其中具有凹部(諸如凹部1807)的圖案化模板層(諸如模板層1803)形成于基板(諸如基板1801)之上，如參考圖18A及圖18B的上文所述。在步驟2603中，一或多個納米線(諸如納米線1811)形成于凹部中，如參考圖18A及圖18B的上文所述。在一些實施例中，納米線的形成使用上文中參考圖5至圖8所述的外延生長方法。在步驟2605中，柵極堆疊(諸如柵極介電層1901及柵極電極2001)形成為包圍納米線，如參考圖19A至圖21B的上文所述。在步驟2607中，接觸插座(諸如第一接觸插座2501、第二接觸插座2503及第三接觸插座2505)會形成以將電性連接提供至柵極堆疊、一或多個納米線及圖案化模板層，如參考圖22A至圖25B的上文所述。
[0184]根據(jù)一實施例，一種半導體裝置形成方法，該方法包含:在基板上形成模板層，該模板層中具有第一凹部。該方法進一步包含:在第一凹部中形成多個第一納米線；以及形成第一柵極堆疊，第一柵極堆疊包圍多個第一納米線。
[0185]根據(jù)另一實施例，一種半導體裝置形成方法，該方法包含:在基板上形成模板層并將模板層圖案化以在模板層中形成第一凹部及第二凹部，第一凹部的寬度不同于第二凹部的寬度。該方法進一步包含:在第一凹部中外延生長多個第一納米線，以及在第二凹部中外延生長多個第二納米線;形成第一柵極堆疊，第一柵極堆疊包圍多個第一納米線；以及形成第二柵極堆疊，第二柵極堆疊包圍多個第二納米線。
[0186]根據(jù)又另一實施例，一種半導體裝置包含:多個第一納米線于基板之上、多個第一納米線具有第一寬度、以及多個第二納米線位于基板之上，而多個第二納米線具有不同于第一寬度的第二寬度。半導體裝置進一步包含:第一柵極堆疊，第一柵極堆疊包圍多個第一納米線；以及第二柵極堆疊，第二柵極堆疊包圍多個第二納米線。
[0187]前述概述若干實施例的特征，從而使得熟習此項技術者可較佳理解本揭示內(nèi)容的態(tài)樣。熟習此項技術者應了解，可容易將本揭示內(nèi)容用作設計或修改其他用于執(zhí)行相同目的及/或達成本文所引入實施例的相同優(yōu)點的工藝及結構的基礎。熟習此項技術者亦應了解，此類相等構造并不脫離本揭示內(nèi)容的精神及范疇，且在并不脫離本揭示內(nèi)容的精神及范疇的情況下，做出各種改變、替換及修改。
【主權項】
1.一種形成半導體裝置的方法，其特征在于，該方法包含: 形成一模板層于一基板上，該模板層中具有一第一凹部； 形成多個第一納米線于該第一凹部中；以及 形成一第一柵極堆疊，該第一柵極堆疊包圍該多個第一納米線。2.根據(jù)權利要求1所述的形成半導體裝置的方法，其特征在于，尚包含: 形成多個第二納米線于該模板層的一第二凹部中，該第二凹部的一寬度不同于該第一凹部的一寬度，該多個第二納米線的一數(shù)量不同于該多個第一納米線的一數(shù)量;以及形成一第二柵極堆疊，該第二柵極堆疊包圍該多個第二納米線。3.根據(jù)權利要求1所述的形成半導體裝置的方法，其特征在于，該模板層包含一介電性材料，且其特征在于，該第一凹部暴露出該基板的一部分。4.根據(jù)權利要求1所述的形成半導體裝置的方法，其特征在于，該模板層包含一導電性氧化物材料，且其中該凹部的一底部位于該模板層中。5.一種形成半導體裝置的方法，其特征在于，該方法包含: 形成一模板層于一基板上； 圖案化該模板層以形成一第一凹部及一第二凹部于該模板層中，該第一凹部的一寬度不同于該第二凹部的一寬度； 外延生長多個第一納米線于該第一凹部中，以及外延生長多個第二納米線于該第二凹部中； 形成一第一柵極堆疊，該第一柵極堆疊包圍該多個第一納米線；以及 形成一第二柵極堆疊，該第二柵極堆疊包圍該多個第二納米線。6.根據(jù)權利要求5所述的形成半導體裝置的方法，其特征在于，該模板層包含一導電性氧化物材料，且其中至少一部分的該模板層中夾在該基板與該多個第一納米線之間。7.根據(jù)權利要求5所述的形成半導體裝置的方法，其特征在于，該模板層包含一介電性材料，且其中該多個第一納米線接觸該基板。8.一種半導體裝置，其特征在于，包含: 多個第一納米線于一基板之上，該多個第一納米線具有一第一寬度； 多個第二納米線于該基板之上，該多個第二納米線具有一第二寬度，該第二寬度不同于該第一寬度； 一第一柵極堆疊，該第一柵極堆疊包圍該多個第一納米線；以及 一第二柵極堆疊，該第二柵極堆疊包圍該多個第二納米線。9.根據(jù)權利要求8所述的半導體裝置，其特征在于，尚包含一模板層于該基板之上，該多個第一納米線延伸穿過該模板層并接觸該基板。10.根據(jù)權利要求8所述的半導體裝置，其特征在于，尚包含一模板層于該基板之上，該模板層的至少一部分夾在該多個第一納米線與該基板之間。
【文檔編號】H01L21/336GK105990443SQ201510845060
【公開日】2016年10月5日
【申請日】2015年11月27日
【發(fā)明人】馬汀克里斯多福荷蘭, 布萊戴恩杜瑞茲, 馬克范達爾
【申請人】臺灣積體電路制造股份有限公司