半導(dǎo)體元件及其制作方法
【專利摘要】本發(fā)明優(yōu)選公開一種半導(dǎo)體元件及其制作方法。該制作方法包括：首先提供一基底，該基底上設(shè)有至少一鰭狀結(jié)構(gòu)，其中鰭狀結(jié)構(gòu)包含一上半部及一下半部，然后形成一摻雜層以及一第一襯墊層于鰭狀結(jié)構(gòu)的下半部周圍。
【專利說明】
半導(dǎo)體元件及其制作方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種半導(dǎo)體元件及其制作方法，尤其是涉及一種于鰭狀結(jié)構(gòu)下半部形成摻雜層及襯墊層的半導(dǎo)體元件及其制作方法?！颈尘凹夹g(shù)】
[0002]近年來，隨著場效晶體管(field effect transistors, FETs)元件尺寸持續(xù)地縮小，現(xiàn)有平面式(planar)場效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(fin field effect transistor, Fin FET)元件來取代平面晶體管元件已成為目前的主流發(fā)展趨勢。由于鰭狀場效晶體管元件的立體結(jié)構(gòu)可增加?xùn)艠O與鰭狀結(jié)構(gòu)的接觸面積，因此，可進(jìn)一步增加?xùn)艠O對于載流子通道區(qū)域的控制，從而降低小尺寸元件面臨的漏極引發(fā)能帶降低 (drain induced barrier lowering, DIBL)效應(yīng)，并可以抑制短通道效應(yīng)(short channel effect，SCE)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會(huì)具有更寬的通道寬度，因而可獲得加倍的漏極驅(qū)動(dòng)電流。甚而，晶體管元件的臨界電壓(threshold voltage) 也可通過調(diào)整柵極的功函數(shù)而加以調(diào)控。
[0003]然而，在現(xiàn)行的鰭狀場效晶體管元件制作工藝中，鰭狀結(jié)構(gòu)的設(shè)計(jì)仍存在許多瓶頸，進(jìn)而影響整個(gè)元件的漏電流及整體電性表現(xiàn)。因此如何改良現(xiàn)有鰭狀場效晶體管制作工藝即為現(xiàn)今一重要課題。
【發(fā)明內(nèi)容】

[0004]本發(fā)明優(yōu)選實(shí)施例揭露一種制作半導(dǎo)體元件的方法。首先提供一基底，該基底上設(shè)有至少一鰭狀結(jié)構(gòu)，其中鰭狀結(jié)構(gòu)包含一上半部及一下半部，然后形成一摻雜層以及一第一襯墊層于鰭狀結(jié)構(gòu)的下半部周圍。
[0005]本發(fā)明另一實(shí)施例揭露一種制作半導(dǎo)體元件的方法。首先提供一基底，該基底上定義有一第一區(qū)域及一第二區(qū)域，然后形成一第一鰭狀結(jié)構(gòu)于該第一區(qū)域上以及一第二鰭狀結(jié)構(gòu)于該第二區(qū)域上，其中該第一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)各包含一上半部與一下半部。之后形成一第一摻雜層及一第一襯墊層于該第二鰭狀結(jié)構(gòu)的該下半部周圍，以及形成一第二摻雜層及一第二襯墊層于該第一鰭狀結(jié)構(gòu)的該下半部周圍。
[0006]本發(fā)明又一實(shí)施例揭露一種半導(dǎo)體元件，其包含一基底、一鰭狀結(jié)構(gòu)設(shè)于基底上、 一摻雜層環(huán)繞鰭狀結(jié)構(gòu)的下半部以及一襯墊層設(shè)于摻雜層上。【附圖說明】
[0007]圖1至圖4為本發(fā)明第一實(shí)施例制作一半導(dǎo)體元件的方法示意圖；
[0008]圖5至圖10為本發(fā)明第二實(shí)施例制作一 CMOS半導(dǎo)體元件的方法示意圖。
[0009]主要元件符號說明
[0010]12 基底14鰭狀結(jié)構(gòu)
[0011]16硬掩模18上半部
[0012]20下半部22襯墊層
[0013]24摻雜層26襯墊層
[0014]28介電層30介電層
[0015]32 基底34 PM0S區(qū)域(P型金屬-氧化物-半導(dǎo)體區(qū)域)
[0016]36 NM0S區(qū)域(N型金屬-38 鰭狀結(jié)構(gòu)氧化物_半導(dǎo)體區(qū)域)
[0017]40鰭狀結(jié)構(gòu)42硬掩模
[0018]44上半部46下半部
[0019]48襯墊層50摻雜層
[0020]52襯墊層54摻雜層
[0021]56襯墊層58介電層
[0022]60介電層【具體實(shí)施方式】
[0023]請參照圖1至圖4,圖1至圖4為本發(fā)明第一實(shí)施例制作一半導(dǎo)體元件的方法示意圖。如圖1所示，首先提供一基底12,例如一硅基底或硅覆絕緣(SOI)基板，其上定義有一晶體管區(qū)，例如一 PM0S晶體管區(qū)或一 NM0S晶體管區(qū)?；?2上具有至少一鰭狀結(jié)構(gòu)14 以及一硬掩模16設(shè)于各鰭狀結(jié)構(gòu)14上，其中各鰭狀結(jié)構(gòu)14具有一上半部18與一下半部 20。在本實(shí)施例中，鰭狀結(jié)構(gòu)14的數(shù)量雖以兩根為例，但不局限于此。
[0024]鰭狀結(jié)構(gòu)14的形成方式可以包含先形成一圖案化掩模(圖未示)，例如前述的硬掩模于基底12上，再經(jīng)過一蝕刻制作工藝，將圖案化掩模的圖案轉(zhuǎn)移至基底12中以形成鰭狀結(jié)構(gòu)。除此之外，鰭狀結(jié)構(gòu)14的形成方式另也可以是先制作一圖案化硬掩模層(圖未示) 在基底12上，并利用外延制作工藝于暴露出于圖案化硬掩模層的基底12上成長出半導(dǎo)體層，此半導(dǎo)體層即可作為相對應(yīng)的鰭狀結(jié)構(gòu)14。另外，當(dāng)基底12為硅覆絕緣(SOI)基板時(shí)， 則可利用圖案化掩模來蝕刻基底上的一半導(dǎo)體層，并停止于此半導(dǎo)體層下方的一底氧化層以形成鰭狀結(jié)構(gòu)。
[0025]然后可選擇性利用臨場蒸氣產(chǎn)生技術(shù)(in situ steam generat1n, ISSG)于鰭狀結(jié)構(gòu)14表面形成一襯墊層22,其中襯墊層22優(yōu)選由氧化硅所構(gòu)成，且襯墊層22除了覆蓋鰭狀結(jié)構(gòu)14的上半部18及下半部20之外又同時(shí)蓋住基底12表面。接著依序形成一摻雜層24以及另一襯墊層26于襯墊層22上并覆蓋整個(gè)鰭狀結(jié)構(gòu)14。在本實(shí)施例中，襯墊層 26優(yōu)選由氮化硅所構(gòu)成，摻雜層24的材料則優(yōu)選因應(yīng)所制作晶體管的的型態(tài)而不同，例如若所制備的晶體管為NM0S晶體管，則所形成的摻雜層24優(yōu)選包含硼娃酸鹽(borosilicate glass，BSG)等的含有P型摻質(zhì)的薄膜，反之若所制備的晶體管為PM0S晶體管，則所形成的摻雜層24優(yōu)選包含磷娃酸鹽(phosphosilicate glass，PSG)等的含有N型摻質(zhì)的薄膜。
[0026]然后如圖2所示，先形成一保護(hù)層，例如一介電層28于襯墊層26上全面性覆蓋鰭狀結(jié)構(gòu)14,接著進(jìn)行一回蝕刻制作工藝，去除部分介電層28使剩余的介電層28上表面約略介于鰭狀結(jié)構(gòu)14的上半部18及下半部20之間。在本實(shí)施例中，介電層28優(yōu)選為一有機(jī)介電層(organic dielectric layer, 0DL)所構(gòu)成，但不局限于此。
[0027]如圖3所示，接著利用介電層28為蝕刻掩模進(jìn)行另一蝕刻制作工藝，去除未被介電層28所保護(hù)的襯墊層26與摻雜層24,例如原本設(shè)于鰭狀結(jié)構(gòu)14上半部18周圍的襯墊層26及摻雜層24,由此暴露出鰭狀結(jié)構(gòu)14的上半部18及硬掩模16。需注意的是，襯墊層 26可于蝕刻過程中保護(hù)鰭狀結(jié)構(gòu)14上半部18使其不致于蝕刻過程受到損害。
[0028]隨后如圖4所示，先完全去除介電層28,然后利用可流動(dòng)式化學(xué)氣相沉積 (flowable chemical vapor deposit1n, FCVD)制作工藝形成一由氧化娃所構(gòu)成的介電層 30于鰭狀結(jié)構(gòu)14上，并搭配進(jìn)行一退火制作工藝，將摻雜層24中的摻質(zhì)趨入鰭狀結(jié)構(gòu)14 下半部20以及/或基底12內(nèi)以形成一抗接面擊穿(ant1-punch-through，APT)層用來避免漏電。需注意的是，由于本實(shí)施例優(yōu)選依據(jù)晶體管的型態(tài)于鰭狀結(jié)構(gòu)14上覆蓋由BSG或 PSG所構(gòu)成的摻雜層24,因此利用退火制作工藝所趨入的摻質(zhì)優(yōu)選依據(jù)摻雜層24以及晶體管的型態(tài)而有所不同。舉例來說，若所制備的為NM0S晶體管且覆蓋于鰭狀結(jié)構(gòu)14上的為 BSG所構(gòu)成的摻雜層24,則退火制作工藝優(yōu)選將硼離子等的P型摻質(zhì)趨入鰭狀結(jié)構(gòu)14下半部20以及/或基底12,反之若制備的為PM0S晶體管且覆蓋于鰭狀結(jié)構(gòu)14上的為PSG所構(gòu)成的摻雜層24,則退火制作工藝優(yōu)選將磷離子等的N型摻質(zhì)趨入鰭狀結(jié)構(gòu)14下半部20以及/或基底12。之后可利用蝕刻以及/或化學(xué)機(jī)械研磨去除部分介電層30以形成一淺溝隔離，并可再依據(jù)制作工藝需求進(jìn)行后續(xù)柵極結(jié)構(gòu)以及源極/漏極區(qū)域等晶體管元件的制作，在此不另加贅述。
[0029]值得注意的是，此退火處理不但可將摻雜層24中的摻質(zhì)趨入鰭狀結(jié)構(gòu)14下半部 20以及/或基底12內(nèi)以形成抗接面擊穿(APT)層，同時(shí)又可使原來具有流動(dòng)性和粘度的 FCVD介質(zhì)材料固化成更致密結(jié)構(gòu)，并去除FCVD介質(zhì)材料中的部分N、H等雜質(zhì)，修復(fù)缺陷， 提尚隔尚效果。
[0030]另外本實(shí)施例雖于沉積完介電層30后才進(jìn)行退火制作工藝將摻雜層24中的摻質(zhì)趨入鰭狀結(jié)構(gòu)14下半部20以及/或基底12,但不局限于此順序，又可選擇于形成介電層 30之前，例如去除未被介電層28所保護(hù)的襯墊層26與摻雜層24之后與去除介電層28之前，或是去除介電層28之后與形成介電層30之前，便進(jìn)行退火制作工藝，且迨退火制作工藝結(jié)束后便直接將摻雜層24完全去除，然后再將介電層30直接覆蓋于鰭狀結(jié)構(gòu)14上，此實(shí)施例也屬本發(fā)明所涵蓋的范圍。
[0031]請?jiān)賲⒄請D4,其同時(shí)揭露一種半導(dǎo)體元件結(jié)構(gòu)。如圖4所示，半導(dǎo)體元件主要包含一基底12、至少一鰭狀結(jié)構(gòu)14設(shè)于基底12上、一襯墊層22設(shè)于鰭狀結(jié)構(gòu)14的上半部18 與下半部20、一摻雜層24環(huán)繞鰭狀結(jié)構(gòu)14的下半部18以及另一襯墊層26設(shè)于摻雜層24 上。在本實(shí)施例中，襯墊層22優(yōu)選包含氧化娃，摻雜層24可包含硼娃酸鹽(borosilicate glass，BSG)或磷娃酸鹽(phosphosilicate glass，PSG)，而襯墊層26則包含氮化娃。
[0032]接著請參照圖5至圖10,圖5至圖10為本發(fā)明第二實(shí)施例制作一CMOS半導(dǎo)體元件的方法不意圖。如圖5所不，首先提供一基底32,例如一娃基底或娃覆絕緣(S0I)基板，其上定義有一 PM0S區(qū)域34與一 NM0S區(qū)域36。基底32上具有至少一鰭狀結(jié)構(gòu)38設(shè)于PM0S 區(qū)域34、至少一鰭狀結(jié)構(gòu)40設(shè)于NM0S區(qū)域34以及一硬掩模42設(shè)于各鰭狀結(jié)構(gòu)38、40上， 其中各鰭狀結(jié)構(gòu)38、40另具有一上半部44與一下半部46。在本實(shí)施例中，PM0S區(qū)域34與 NM0S區(qū)域36的鰭狀結(jié)構(gòu)38、40數(shù)量雖各以兩根為例，但不局限于此。
[0033]然后可選擇性利用臨場蒸氣產(chǎn)生技術(shù)(ISSG)于鰭狀結(jié)構(gòu)38、40表面形成一襯墊層48,其中襯墊層48優(yōu)選由氧化硅所構(gòu)成，且襯墊層48除了覆蓋鰭狀結(jié)構(gòu)38、40的上半部44及下半部46之外又同時(shí)蓋住基底表面。接著依序形成一摻雜層50以及另一襯墊層 52于襯墊層48上并覆蓋整個(gè)鰭狀結(jié)構(gòu)38、40。在本實(shí)施例中，襯墊層52優(yōu)選由氮化硅所構(gòu)成，摻雜層50的材料則由硼硅酸鹽(BSG)等的含有P型摻質(zhì)的材料所構(gòu)成。
[0034]然后如圖6所示，先形成一圖案化光致抗蝕劑(圖未示)覆蓋NM0S區(qū)域36的鰭狀結(jié)構(gòu)40,利用圖案化光致抗蝕劑為掩模進(jìn)行一蝕刻制作工藝，去除PM0S區(qū)域34的襯墊層 52與摻雜層50并暴露出PM0S區(qū)域34鰭狀結(jié)構(gòu)38上的襯墊層48與硬掩模42。接著去除圖案化光致抗蝕劑，形成另一摻雜層54覆蓋PM0S區(qū)域34所暴露出的襯墊層48與硬掩模 42以及NM0S區(qū)域36的襯墊層52,其中摻雜層54優(yōu)選由磷硅酸鹽(PSG)等的含有N型摻質(zhì)的材料所構(gòu)成。
[0035]如圖7所示，隨后形成另一圖案化光致抗蝕劑(圖未示)于PM0S區(qū)域34的摻雜層54上，利用該圖案化光致抗蝕劑為掩模進(jìn)行一蝕刻制作工藝去除NM0S區(qū)域36的摻雜層 54并再次暴露出襯墊層52。之后去除設(shè)于PM0S區(qū)域34的圖案化光致抗蝕劑，然后形成另一襯墊層56覆蓋PM0S區(qū)域34及NM0S區(qū)域36,包括PM0S區(qū)域34的摻雜層54與NM0S區(qū)域36的襯墊層52上。
[0036]如圖8所示，先形成一保護(hù)層，例如一介電層58于PM0S區(qū)域34及NM0S區(qū)域36 的襯墊層56上，然后進(jìn)行一回蝕刻制作工藝，去除部分介電層58并使剩余的介電層58上表面介于鰭狀結(jié)構(gòu)38、40的上半部44及下半部46之間。在本實(shí)施例中，介電層58優(yōu)選為一有機(jī)介電層(organic dielectriclayer，ODL)所構(gòu)成，但不局限于此。
[0037]如圖9所示，接著利用介電層58為蝕刻掩模進(jìn)行另一蝕刻制作工藝，同時(shí)去除未被介電層58所保護(hù)的襯墊層56、摻雜層54、襯墊層52及摻雜層50,例如原本設(shè)于鰭狀結(jié)構(gòu) 38、40上半部44周圍的襯墊層56、52及摻雜層54、50,由此暴露出鰭狀結(jié)構(gòu)38、40的上半部44及硬掩模42。
[0038]接著如圖10所示，先完全去除介電層58,然后利用可流動(dòng)式化學(xué)氣相沉積(FCVD) 制作工藝形成一介電層60于鰭狀結(jié)構(gòu)38、40上，并搭配進(jìn)行一退火制作工藝，將摻雜層54、 50中的摻質(zhì)趨入鰭狀結(jié)構(gòu)38、40下半部46以及/或基底32內(nèi)，例如將PM0S區(qū)域34中由 PSG所構(gòu)成的摻雜層54的磷離子趨入至鰭狀結(jié)構(gòu)38下半部46,以及將NM0S區(qū)域36中由 BSG所構(gòu)成的摻雜層50的硼離子趨入至鰭狀結(jié)構(gòu)40下半部46,以于各晶體管區(qū)形成抗接面擊穿(ant1-punch-through)層用來避免漏電。之后可利用蝕刻以及/或化學(xué)機(jī)械研磨去除部分介電層60以形成一淺溝隔離，并可再依據(jù)制作工藝需求進(jìn)行后續(xù)柵極結(jié)構(gòu)以及源極/漏極區(qū)域等晶體管元件的制作，在此不另加贅述。同樣的，此退火處理不但可將摻雜層54、50中的摻質(zhì)分別趨入鰭狀結(jié)構(gòu)38、40下半部46以及/或基底32內(nèi)以形成抗接面擊穿(APT)層，同時(shí)又可使原來具有流動(dòng)性和粘度的FCVD介質(zhì)材料固化成更致密結(jié)構(gòu)，并去除FCVD介質(zhì)材料中的部分N、H等雜質(zhì)，修復(fù)缺陷，提高隔離效果。
[0039]另外如同前述實(shí)施例，本實(shí)施例雖于沉積完介電層60后才進(jìn)行退火制作工藝將摻雜層中的摻質(zhì)趨入基底，但不局限于此順序，又可選擇于形成介電層60之前便進(jìn)行退火制作工藝，例如去除介電層58之前或是去除介電層58之后，且迨退火制作工藝結(jié)束后便直接將摻雜層完全去除，然后再將介電層60直接覆蓋于鰭狀結(jié)構(gòu)上，此實(shí)施例也屬本發(fā)明所涵蓋的范圍。
[0040]綜上所述，本發(fā)明主要揭露一種針對鰭狀場校晶體管所進(jìn)行的固態(tài)摻質(zhì)(solid state doping，SSD)技術(shù)，其特別于基底上形成鰭狀結(jié)構(gòu)后依序于鰭狀結(jié)構(gòu)下半部形成一摻雜層與襯墊層，然后利用一退火制作工藝將摻雜層中的摻質(zhì)驅(qū)入鰭狀結(jié)構(gòu)下半部以及/ 或基底中形成抗接面擊穿層，由此改善整個(gè)元件的漏電流問題。在本實(shí)施例中，摻雜層的材料可依據(jù)所制備的晶體管型態(tài)而有所不同，例如若所制備的晶體管為NM0S晶體管，摻雜層優(yōu)選由BSG所構(gòu)成，反之若所制備的晶體管為PM0S晶體管，摻雜層則優(yōu)選由PSG所構(gòu)成。
[0041]以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。
【主權(quán)項(xiàng)】
1.一種制作半導(dǎo)體元件的方法，包含:提供一基底，該基底上設(shè)有至少一鰭狀結(jié)構(gòu)，其中該鰭狀結(jié)構(gòu)包含一上半部及一下半 部；以及形成一摻雜層以及一第一襯墊層于該鰭狀結(jié)構(gòu)的該下半部周圍。2.如權(quán)利要求1所述的方法，還包含:形成該摻雜層于該鰭狀結(jié)構(gòu)上；形成該第一襯墊層于該摻雜層上；形成一介電層于該第一襯墊層上并環(huán)繞該鰭狀結(jié)構(gòu)的該下半部；以及 去除該鰭狀結(jié)構(gòu)的該上半部周圍的該摻雜層及該第一襯墊層。3.如權(quán)利要求2所述的方法，還包含:形成該介電層于該第一襯墊層上；去除部分該介電層并使該介電層的上表面介于該鰭狀結(jié)構(gòu)的該上半部及該下半部之 間；以及去除該摻雜層及該第一襯墊層以暴露出該鰭狀結(jié)構(gòu)的該上半部。4.如權(quán)利要求2所述的方法，還包含于去除該鰭狀結(jié)構(gòu)的該上半部周圍的該摻雜層及 該第一襯墊層后對該鰭狀結(jié)構(gòu)的該下半部周圍的該摻雜層及該第一襯墊層進(jìn)行一退火制 作工藝。5.如權(quán)利要求1所述的方法，其中該摻雜層包含硼娃酸鹽(borosilicate glass, BSG) 或磷娃酸鹽(phosphosilicate glass, PSG)。6.如權(quán)利要求1所述的方法，還包含于形成該摻雜層之前形成一硬掩模于該鰭狀結(jié)構(gòu)上。7.如權(quán)利要求1所述的方法，還包含于形成該摻雜層之前形成一第二襯墊層于該鰭狀 結(jié)構(gòu)的該上半部及該下半部上。8.如權(quán)利要求7所述的方法，其中該第一襯墊層包含氮化硅且該第二襯墊層包含氧化娃。9.一種制作半導(dǎo)體元件的方法，包含:提供一基底，該基底上定義有一第一區(qū)域及一第二區(qū)域；形成一第一鰭狀結(jié)構(gòu)于該第一區(qū)域上以及一第二鰭狀結(jié)構(gòu)于該第二區(qū)域上，其中該第 一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)各包含一上半部與一下半部；形成一第一摻雜層及一第一襯墊層于該第二鰭狀結(jié)構(gòu)的該下半部周圍；以及 形成一第二摻雜層及一第二襯墊層于該第一鰭狀結(jié)構(gòu)的該下半部周圍。10.如權(quán)利要求9所述的方法，還包含:形成該第一摻雜層于該第一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)上；形成該第一襯墊層于該第一摻雜層上；去除該第一鰭狀結(jié)構(gòu)上的該第一襯墊層及該第一摻雜層；形成該第二摻雜層于該第一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)上；去除該第二鰭狀結(jié)構(gòu)上的該第二摻雜層；形成該第二襯墊層于該第一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)上；形成一介電層于該第二襯墊層上并環(huán)繞該第一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)的該下半部；以及去除該第一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)的該上半部周圍的該第二襯墊層、該第二摻雜 層、該第一襯墊層及該第一摻雜層。11.如權(quán)利要求10所述的方法，還包含:形成該介電層于該第二襯墊層上；去除部分該介電層并使該介電層的上表面介于該第一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)的 該上半部及該下半部之間；以及去除該第二襯墊層、該第二摻雜層、該第一襯墊層及該第一摻雜層以暴露出該第一鰭 狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)的該上半部。12.如權(quán)利要求10所述的方法，還包含于去除該第一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)的該 上半部周圍的該第二襯墊層、該第二摻雜層、該第一襯墊層及該第一摻雜層之后對該第一 鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)的該下半部周圍的該第二襯墊層、第二摻雜層、該第一襯墊層 及該第一摻雜層進(jìn)行一退火制作工藝。13.如權(quán)利要求9所述的方法，其中該第一區(qū)域包含一PMOS區(qū)域，該第一摻雜層包含硼 娃酸鹽(borosilicate glass, BSG)，該第二區(qū)域包含一 NM0S區(qū)域，且該第二摻雜層包含磷 娃酸鹽(phosphosilicate glass, PSG)。14.如權(quán)利要求9所述的方法，還包含于形成該第一摻雜層之前形成一硬掩模于該第 一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)上。15.如權(quán)利要求9所述的方法，還包含于形成該第一摻雜層之前形成一第三襯墊層于 該第一鰭狀結(jié)構(gòu)及該第二鰭狀結(jié)構(gòu)的該上半部及該下半部上。16.如權(quán)利要求15所述的方法，其中該第一襯墊層及該第二襯墊層包含氮化硅且該第 三襯墊層包含氧化硅。17.—種半導(dǎo)體元件，包含:基底，該基底上設(shè)有一鰭狀結(jié)構(gòu)，其中該鰭狀結(jié)構(gòu)包含一上半部及一下半部；摻雜層環(huán)繞該鰭狀結(jié)構(gòu)的該下半部；以及第一襯墊層設(shè)于該摻雜層上。18.如權(quán)利要求17所述的半導(dǎo)體元件，其中該摻雜層包含硼娃酸鹽(borosilicate glass, BSG)或磷娃酸鹽(phosphosilicate glass, PSG)〇19.如權(quán)利要求17所述的半導(dǎo)體元件，還包含一第二襯墊層設(shè)于該鰭狀結(jié)構(gòu)的該上半 部及該下半部上。20.如權(quán)利要求17所述的半導(dǎo)體元件，其中該第一襯墊層及該第二襯墊層包含不同材 料。
【文檔編號】H01L21/8238GK105990239SQ201510062339
【公開日】2016年10月5日
【申請日】2015年2月6日
【發(fā)明人】馮立偉, 蔡世鴻, 林昭宏, 劉鴻輝, 洪世芳, 鄭志祥
【申請人】聯(lián)華電子股份有限公司