用于HKMG CMOS技術(shù)的嵌入式多晶SiON CMOS或NVM的邊界方案的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明總體涉及集成電路，更具體地，涉及一種具體的集成電路結(jié)構(gòu)及其形成方 法。
【背景技術(shù)】
[0002] 在近幾十年來，根據(jù)摩爾定律半導體工業(yè)通過不斷減小或按比例縮小集成芯片部 件的尺寸來改善性能和功耗。然而，近些年來按比例縮小變得越來越困難并且已經(jīng)使用可 選的技術(shù)來改善集成芯片性能。一種這樣的技術(shù)是使用嵌入式存儲器。嵌入式存儲器是非 獨立的存儲器，它與邏輯核芯集成在同一芯片上，并且支持邏輯核芯完成預期的功能。高性 能的嵌入式存儲器由于其高速度和寬總線的特性而成為VLSI中的關(guān)鍵部件，從而消除了 芯片間通信。另一種這樣的技術(shù)是利用金屬柵電極替代傳統(tǒng)的多晶硅柵電極，來改善器件 的性能同時減小特征尺寸。

【發(fā)明內(nèi)容】

[0003] 根據(jù)本發(fā)明的一個方面，提供了一種集成電路（1C)，包括：半導體襯底，包括通過 邊界區(qū)域分離開的第一區(qū)域和第二區(qū)域；非易失性存儲器（NVM)或多晶SiON(氮氧化硅） CMOS器件，設(shè)置在第一區(qū)域上方；外圍電路，設(shè)置在第二區(qū)域上方，以及一個或多個無電路 性能的偽結(jié)構(gòu)，橫向地設(shè)置在第一區(qū)域和第二區(qū)域之間。
[0004] 優(yōu)選地，一個或多個偽結(jié)構(gòu)包括：第一偽結(jié)構(gòu)，位于第一位置處，第一位置位于第 一區(qū)域上且橫向設(shè)置在NVM或多晶SiON CMOS器件與邊界區(qū)域之間；以及第二偽結(jié)構(gòu)，位于 第二位置處，第二位置位于第二區(qū)域上且橫向設(shè)置在外圍電路和邊界區(qū)域之間。
[0005] 優(yōu)選地，邊界區(qū)域包括位于半導體襯底內(nèi)的凹陷的STI區(qū)域，凹陷的STI區(qū)域橫向 設(shè)置在第一偽結(jié)構(gòu)和第二偽結(jié)構(gòu)之間的位置處。
[0006] 優(yōu)選地，凹陷的STI區(qū)域包括在邊界區(qū)域內(nèi)的頂面，與位于第一和第二區(qū)域中的 半導體襯底的頂面相比，頂面凹進一個深度。
[0007] 優(yōu)選地，上述深度在大約(} A和大約200 A之間。
[0008] 優(yōu)選地，第一偽結(jié)構(gòu)具有面向邊界區(qū)域的有角度的側(cè)壁，以及與有角度的側(cè)壁相 對的基本垂直的側(cè)壁。
[0009] 優(yōu)選地，第二偽結(jié)構(gòu)包括位于兩側(cè)上的垂直側(cè)壁。
[0010] 優(yōu)選地，該1C還包括：第二STI區(qū)域，在半導體襯底內(nèi)且在橫向位于第一偽結(jié)構(gòu)和 第一區(qū)域之間的第二位置處。
[0011] 優(yōu)選地，第一偽結(jié)構(gòu)包括位于SiON介電層上的多晶硅柵極，而第二偽結(jié)構(gòu)包括位 于基底介電層上的高k金屬柵極。
[0012] 根據(jù)本發(fā)明的另一方面，提供了一種集成電路（1C)，包括：半導體襯底，包括通過 邊界區(qū)域分離開的嵌入式存儲器區(qū)域和外圍區(qū)域；一對分柵式閃存單元，設(shè)置在嵌入式存 儲器區(qū)域上方；HKMG(高k金屬柵極）邏輯電路，設(shè)置在外圍區(qū)域上方；有角度的第一偽結(jié) 構(gòu)，設(shè)置在嵌入式存儲器區(qū)域的第一端部處；以及第二偽結(jié)構(gòu)，設(shè)置在外圍區(qū)域的第二端部 處。
[0013] 優(yōu)選地，半導體襯底包括位于邊界區(qū)域內(nèi)的頂面，與嵌入式存儲器和外圍區(qū)域的 頂面相比，位于邊界區(qū)域內(nèi)的頂面凹進一個深度。
[0014] 優(yōu)選地，該1C還包括：設(shè)置在外圍區(qū)域上的HV介電層上方的高壓（HV)HKMG晶體 管。
[0015] 優(yōu)選地，HV HKMG晶體管包括：高k介電層，設(shè)置在HV介電層上方；蝕刻停止層，設(shè) 置在高k介電層上方；以及金屬柵極層，設(shè)置在蝕刻停止層上方。
[0016] 優(yōu)選地，一對分柵式閃存單元分別包括：選擇柵極（SG);存儲器柵極（MG);電荷捕 獲層，布置在MG和SG相鄰的側(cè)壁之間，其中，電荷捕獲層在MG下面延伸；以及側(cè)壁間隔件， 緊挨著MG的外側(cè)壁。
[0017] 優(yōu)選地，一對分柵式閃存單元位于第一介電層上方，并且第二介電層橫向地布置 在一對分柵式閃存單元之間。
[0018] 優(yōu)選地，該1C還包括：多個源極/漏極區(qū)域，設(shè)置在半導體襯底內(nèi)；硅化物層，位 于源極/漏極區(qū)域上方；接觸蝕刻停止層（CESL)，設(shè)置在硅化物層上方；以及金屬接觸件， 從硅化物層延伸至上面的金屬互連層。
[0019] 優(yōu)選地，半導體襯底包括娃；SG和MG包括多晶娃或金屬；第一介電層包括氮氧化 硅（SiON)、二氧化硅（Si0 2)或氮化硅（SiN);第二介電層包括51(^、5102或511側(cè)壁間隔 件包括SiON、Si0 2S SiN ;以及高k介電層包括氧化鉿（Hf0)、氧化硅鉿（Hf SiO)、氧化鋁鉿 (HfAlO)或氧化鉭鉿（HfTaO)。
[0020] 根據(jù)本發(fā)明的又一方面，提供了一種形成集成電路（1C)的方法，包括：提供包括 第一區(qū)域和通過邊界區(qū)域與第一區(qū)域橫向地分離的第二區(qū)域的半導體襯底；在第一區(qū)域上 方形成非易失性存儲器（NVM)器件；在第二區(qū)域上方形成一個或多個HKMG(高k金屬柵極） CMOS器件；以及在NVM器件與一個或多個HKMG CMOS器件之間的橫向位置處形成第一偽結(jié) 構(gòu)。
[0021] 優(yōu)選地，該方法還包括：在第一偽結(jié)構(gòu)和HKMG CMOS器件之間的橫向位置處形成 第二偽結(jié)構(gòu)。
[0022] 優(yōu)選地，第一偽結(jié)構(gòu)具有面向邊界區(qū)域的有角度的側(cè)壁，以及與有角度的側(cè)壁相 對的基本垂直的側(cè)壁。
【附圖說明】
[0023] 當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明。應該強調(diào) 的是，根據(jù)工業(yè)中的標準實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際 上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。
[0024] 圖1示出了根據(jù)本發(fā)明的一些實施例的具有一個或多個偽結(jié)構(gòu)的集成電路的橫 截面圖。
[0025] 圖2示出了根據(jù)本發(fā)明的一些實施例的具有兩個偽結(jié)構(gòu)的集成電路的詳細的橫 截面圖；
[0026] 圖3示出了根據(jù)本發(fā)明形成集成電路的方法的一些實施例的流程圖；
[0027] 圖4示出了根據(jù)本發(fā)明形成集成電路的方法的一些實施例的詳細的流程圖；
[0028] 圖5至圖17示出了根據(jù)本發(fā)明的一些實施例的形成具有兩個偽結(jié)構(gòu)的集成電路 的方法的按步驟的橫截面圖的實施例
【具體實施方式】
[0029] 以下公開內(nèi)容提供了許多不同實施例或?qū)嵗?，用于實現(xiàn)所提供主題的不同特征。 以下將描述組件和布置的特定實例以簡化本發(fā)明。當然，這些僅是實例并且不旨在限制本 發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部 件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部 件和第二部件不直接接觸的實施例。另外，本發(fā)明可以在多個實例中重復參考符號和/或 字符。這種重復是為了簡化和清楚的目的，并且其本身不指示所討論的各個實施例和/或 配置之間的關(guān)系。
[0030] 此外，為了便于描述，本文中可以使用諸如"在…下面"、"下部"、"在…上面"、"上 部"以及類似的詞等的空間關(guān)系術(shù)語以描述如圖中所示的一個元件或部件與另一元件或部 件的關(guān)系。除圖中所示的方位之外，空間關(guān)系術(shù)語旨在包括使用或操作過程中的器件的各 種不同的方位。裝置可以以其它方式定位（旋轉(zhuǎn)90度或在其他方位）。
[0031] 為了在降低費用的同時改善器件性能，半導體工業(yè)的目標已經(jīng)變?yōu)閷⑦壿嬈骷?存儲器器件集成在共用同一半導體芯片的嵌入式系統(tǒng)中。與采用兩個芯片（一個用于存儲 器，而另一個用于邏輯器件），且由于連接兩個芯片的布線或引線導致了不期望的延遲的方 法相比，這種集成改善了性能。這種嵌入式系統(tǒng)可使用高k金屬柵極晶體管。高k金屬柵 極（HKMG)技術(shù)已經(jīng)成為下一代CMOS器件的領(lǐng)跑者之一，并且集成HKMG電路除了上述優(yōu)勢 外還提供了改善的性能并且減小了漏電流。
[0032] 傳統(tǒng)的制造具有HKMG集成電路的嵌入式系統(tǒng)的方法包括兩次蝕刻工藝：第一邊 界切割蝕刻工藝，其包括從邊界區(qū)域（位于嵌入式存儲器和外圍電路/邏輯電路之間的區(qū) 域）去除犧牲多晶娃（sacrificial polysilicon)，以及第二HKMG多晶娃蝕刻工藝，其通 過從HKMG晶體管的柵極區(qū)域去除犧牲多晶硅來完成在外圍/邏輯電路中的HKMG晶體管堆 疊件的形成。在形成HKMG晶體管堆疊件之后，沉積介電材料并且執(zhí)行化學機械拋光（CMP) 工藝，以從襯底表面去除多余的材料。
[0033] 這兩次蝕刻工藝導致在邊界區(qū)域