一種基于硅通孔結構的金屬填充方法及硅通孔結構的制作方法
【技術領域】
[0001] 本發(fā)明涉及三維集成電路技術領域，尤其涉及一種基于硅通孔結構的金屬填充方 法及硅通孔結構。
【背景技術】
[0002] 目前，基于娃通孔(Through Silicon Vias，TSV)互聯的三維集成技術是半導體領 域研究和發(fā)展的新方向。其中，三維集成電路由于采用三維堆疊的方式，因此可以將微機電 系統(tǒng)(Micro Electro Mechanical System，MEMS)、射頻模塊、內存及處理器等模塊集成在 一個系統(tǒng)內，大大地提高了系統(tǒng)的集成度，減少封裝體尺寸和重量，增加封裝密度，使單位 體積內容納最多組件，減小形狀因子。并且，通過TSV實現層間的互聯通信，可以有效地縮短 連線長度，從而減小了互聯線的寄生電阻和電容，也就減小了時間常數信號延遲，提高了信 號傳輸速率，增加了帶寬。并且，由于功耗和互連線的長度有著直接的關系，互連線越長功 耗越大，互連線越短功耗越小，因此，三維集成電路的功耗相對于普通二維集成電路要小得 多。最后，三維集成電路的成本也比二維集成電路低。
[0003] 在基于TSV互聯的三維集成技術中，根據TSV制作工藝順序的不同，可分為先通孔 和后通孔兩種工藝方式。先通孔，是指先刻蝕通孔，再裝配到操作晶圓上，然后減薄，即，在 互補金屬氧化物半導體器件（Complementary Metal Oxide Semiconductor，CM0S)或者后 道互聯之前的設計階段介入。后通孔，是指先將晶圓鍵合到另一個芯片或晶圓上，然后再刻 蝕通孔，即，在后道互聯或者鍵合之后的后期開始。其中，后通孔是實現CMOS與MEMS兼容的 一種重要的方式，特別是在娃-玻璃鍵合結構(Silicon On Glass，S0G)上。
[0004] 然而，在SOG結構器件的硅和玻璃界面由于過刻蝕會造成橫向鉆蝕，這種效應叫刻 痕效應(f 〇〇t ing/notching)，由于刻痕效應的影響，刻蝕過程中會造成娃結構的側壁與底 部的損傷，從而將會對后續(xù)金屬的填充造成影響，一般情況下，金屬材料都是采用化學氣相 淀積方式淀積在TSV通孔側壁的表面，無論是何種金屬填充，在側壁與底部損傷部分，都容 易在金屬淀積過程中出現導體斷層現象，進而在TSV導體與電路部分產生空隙，導致電路斷 路，降低了電路的可靠性。

【發(fā)明內容】

[0005] 本發(fā)明通過提供一種基于硅通孔結構的金屬填充方法及硅通孔結構，解決了現有 技術中三維集成電路由于刻痕效應所帶來的電路斷路的技術問題。
[0006] 本發(fā)明實施例提供了一種基于硅通孔結構的金屬填充方法，所述方法包括：
[0007] 當承載襯底和頂硅片鍵合后，在所述頂硅片上刻蝕硅通孔；
[0008] 向所述硅通孔內順次淀積絕緣層和阻擋層；
[0009] 在所述阻擋層的表面利用原子層淀積方式淀積金屬種子層；
[0010]在所述金屬種子層的表面淀積金屬導體層。
[0011] 優(yōu)選的，在所述頂硅片上刻蝕硅通孔之前，所述方法還包括：
[0012] 在所述承載襯底的表面制作底層電路；
[0013] 在所述承載襯底上所述底層電路所在的一面淀積氧化層，并在所述氧化層上刻蝕 氧化層通孔；
[0014] 將所述承載襯底通過所述氧化層所在的一面與所述頂硅片鍵合。
[0015] 優(yōu)選的，在所述將所述承載襯底通過所述氧化層所在的一面與所述頂硅片鍵合之 后，所述方法還包括：
[0016] 對所述頂硅片進行減薄。
[0017] 優(yōu)選的，所述在所述頂硅片上刻蝕硅通孔，包括：
[0018] 在所述頂硅片上利用干法刻蝕方式刻蝕所述硅通孔。
[0019] 優(yōu)選的，所述在所述金屬種子層的表面淀積金屬導體層，包括：
[0020] 在所述金屬種子層的表面利用化學氣相淀積方式淀積金屬導體層。
[0021] 優(yōu)選的，通過等離子體化學氣相淀積方式向所述硅通孔內淀積絕緣層。
[0022] 基于同一發(fā)明構思，本發(fā)明實施例還提供一種硅通孔結構，包括：
[0023]承載襯底；
[0024] 底層電路，所述底層電路位于所述承載襯底的表面；
[0025] 氧化層，所述氧化層覆蓋于所述承載襯底上所述底層電路所在的一面，所述氧化 層上刻蝕有氧化層通孔；
[0026] 頂硅片，所述頂硅片鍵合于所述承載襯底上所述氧化層所在的一面，所述頂硅片 上刻蝕有硅通孔，所述硅通孔位于所述氧化層通孔的正上方；
[0027] 絕緣層，所述絕緣層淀積在所述硅通孔的內表面、所述硅通孔內的所述氧化層的 表面，以及所述氧化層通孔的內表面；
[0028] 阻擋層，所述阻擋層淀積在所述絕緣層的表面；
[0029] 金屬種子層，所述金屬種子層淀積在所述阻擋層的表面；
[0030] 金屬導體層，所述金屬導體層淀積在所述金屬種子層的表面。
[0031 ]優(yōu)選的，所述底層電路的厚度范圍為1000-10000埃。
[0032]優(yōu)選的，所述金屬種子層的厚度范圍為50-5000埃。
[0033] 本發(fā)明實施例中的一個或多個技術方案，至少具有如下技術效果或優(yōu)點：
[0034] 本發(fā)明通過在阻擋層和金屬導體層之間增加金屬種子層，能夠避免導體斷層所帶 來的電路斷路，同時，以原子層淀積方式實現金屬種子層的淀積無論對任何形貌都具有良 好的表面覆蓋性，保證阻擋層的表面能夠完全覆蓋金屬種子層，進一步避免導體斷層所帶 來的電路斷路，提高了金屬填充的工藝可靠性，以及TSV導體傳導的穩(wěn)定性，實現了三維集 成電路中層間的垂直互聯，有效地縮短連線長度，提高了系統(tǒng)集成度。
【附圖說明】
[0035] 為了更清楚地說明本發(fā)明實施例或現有技術中的技術方案，下面將對實施例或現 有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本 發(fā)明的實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據 提供的附圖獲得其他的附圖。
[0036] 圖1為本發(fā)明實施例中一種基于硅通孔結構的金屬填充方法的流程圖；
[0037] 圖2為本發(fā)明實施例中承載襯底的剖視圖；
[0038] 圖3為本發(fā)明實施例中在承載襯底上制作底層電路后的剖視圖；
[0039] 圖4為本發(fā)明實施例中在承載襯底上淀積氧化層并刻蝕氧化層通孔后的剖視圖；
[0040] 圖5為本發(fā)明實施例中承載襯底和頂硅片鍵合后的剖視圖；
[0041] 圖6為本發(fā)明實施例中在頂硅片上刻蝕硅通孔后的剖視圖；
[0042] 圖7為本發(fā)明實施例中淀積絕緣層后的剖視圖；
[0043] 圖8為本發(fā)明實施例中淀積阻擋層后的剖視圖；
[0044] 圖9為本發(fā)明實施例中淀積金屬種子層后的剖視圖；
[0045] 圖10為本發(fā)明實施例中淀積金屬導體層后的剖視圖；
[0046] 圖11為本發(fā)明實施例中A位置處的放大圖。
[0047] 其中，1為承載襯底，2為底層電路，3為氧化層，31為氧化層通孔，4為頂硅片，41為 硅通孔，5為絕緣層，6為阻擋層，7為金屬種子層，8為金屬導體層。
【具體實施方式】
[0048]為解決現有技術中三維集成電路由于刻痕效應所帶來的電路斷路的技術問題，本 發(fā)明提供一種基于硅通孔結構的金屬填充方法及硅通孔結構。
[0049] 為使本發(fā)明實施例的目的、技術方案和優(yōu)點更加清楚，下面將結合本發(fā)明實施例 中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是 本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員 在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0050] 本發(fā)明實施例提供一種基于硅通孔結構的金屬填充方法，應用于三維集成電路層 間互聯及其他三維堆疊互聯結構。如圖1所示，所述方法包括：
[0051 ] 步驟101:當承載襯底1和頂硅片4鍵合后，在所述頂硅片4上刻蝕硅通孔41。
[0052] 步驟102:向所述硅通孔41內順次淀積絕緣層5和阻擋層6。
[0053]步驟103:在所述阻擋層6的表面利用原子層淀積方式淀積金屬種子層7。
[0054] 步驟104:在所述金屬種子層7的表面淀積金屬導體層8。
[0055] 具體來講，在步驟101之前，首先，利用承載襯底1作為硅通孔結構的基底，參見圖 2,根據不同器件的需要可選擇不同類型的承載襯底1。接著，在承載襯底1的表面制作底層 電路2,參見圖3。對于底層電路2的制作包括金屬的淀積和刻蝕，最終形成底層金屬引線，底 層電路2的材料可以為鋁或銅，底層電路2的厚度范圍為1000-10000埃(A>。然后，在承載襯 底1上底層電路2所在的一面淀積氧化層3,具體的，從底層電路2的上方，向承載襯底1和底 層電路2的表面淀積氧化層3，從而，一部分氧化層3覆蓋在承載襯底1的表面，另一部分氧化 層3覆蓋在底層電路2的表面，通常，選擇低工藝溫度的等離子體增強化學氣相淀積方式 (Plasma Enhanced Chemical Vapor Deposition，PECVD)淀積氧化層3。進一步，在淀積完 氧化層3后，在氧化層3上刻蝕氧化層通孔31，參見圖4,氧化層通孔31的數量可根據實際需 要進行選擇。最后，在承載襯底1上鍵合頂硅片4,參見圖5。具體的，將承載襯底1通過氧