具有帶聚合物襯底的半導(dǎo)體器件的印刷電路模塊以及其制造方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及半導(dǎo)體器件及其制造方法。
【背景技術(shù)】
[0002]射頻互補(bǔ)金屬氧化物(RFCM0S)絕緣體上硅(SOI)RF功率開關(guān)是目前市場上實(shí)際上對每一個(gè)移動(dòng)手機(jī)所必需的器件。用來制造這些器件的現(xiàn)有RFCMOS SOI技術(shù)在日益復(fù)雜的多擲RF開關(guān)、可調(diào)RF電容陣列和天線RF調(diào)諧器中提供了優(yōu)異的性能。傳統(tǒng)的RFCMOS SOI技術(shù)建立在高電阻率CMOS襯底上，該高電阻率CMOS襯底具有范圍為從10000hm-cm到50000hm-cm的電阻率。使用RFCMOS SOI技術(shù)的功率開關(guān)使用高電阻率襯底，使得多個(gè)相對低電壓場效應(yīng)晶體管(FET)能夠被堆疊同時(shí)在低電壓FET之間保持期望的隔離。
[0003]在用于第三代(3G)和第四代(4G)無線應(yīng)用的RF開關(guān)應(yīng)用中，在RF功率條件下RF器件線性的高程度和RF互調(diào)的相對非常低水平是至關(guān)緊要的。因此，必須減低在RF器件例如CMOS η型場效應(yīng)晶體管(NFET)器件中固有的非線性。非線性的另一來源歸結(jié)于與埋藏氧化物(BOX)電介質(zhì)區(qū)域?qū)拥母唠娮杪使璨僮?hand 1 e)晶片區(qū)域。針對減低這些非線性的一個(gè)提出的方案包括在硅/氧化物界面中降低載流子壽命的富陷阱硅/氧化物界面。針對減低由于與BOX電介質(zhì)區(qū)域?qū)拥母唠娮杪什僮鲄^(qū)域的非線性的其他提出的方案包括諧波抑制工藝技術(shù)，其包括用于最小化歸結(jié)于與BOX電介質(zhì)區(qū)域?qū)拥母唠娮杪什僮鲄^(qū)域的非線性的一系列工藝步驟和熱處理。然而，所有前述提出的方案都給CMOS SOI技術(shù)增加了顯著的復(fù)雜性和成本。需要的是基于CMOS SOI的半導(dǎo)體器件和用于制造CMOS SOI器件的制造方法，該CMOS SOI器件不產(chǎn)生歸結(jié)于與BOX電介質(zhì)區(qū)域?qū)拥母唠娮杪使璨僮鲄^(qū)域的非線性。

【發(fā)明內(nèi)容】

[0004]公開了印刷電路模塊和用于制造印刷電路模塊的方法。印刷電路模塊包括印刷電路襯底，該印刷電路襯底具有附連到印刷電路襯底的減薄的管芯。減薄的管芯包括在印刷電路襯底之上的至少一個(gè)器件層和在至少一個(gè)器件層之上的埋藏氧化物(BOX)層。聚合物層被設(shè)置在BOX層之上，其中聚合物具有大于2瓦特每米開爾文(W/mK)的熱導(dǎo)率和大于1030hm_cm的電阻率。
[0005]示例性方法包括提供印刷電路襯底，該印刷電路襯底具有附連到印刷電路襯底的頂部側(cè)的管芯，該管芯具有印刷電路襯底之上的至少一個(gè)器件層、至少一個(gè)器件層之上的BOX層以及BOX層之上的操作層。另一下一步驟涉及去除晶片操作以暴露BOX層。下面的步驟包括在BOX層之上設(shè)置聚合物襯底，該聚合物襯底具有大于2瓦特每米開爾文(W/mK)的熱導(dǎo)率和大于1030hm-cm的電阻率。
[0006]本領(lǐng)域技術(shù)人員在閱讀下面與附圖相關(guān)聯(lián)的詳細(xì)描述后將理解公開的范圍并且意識(shí)到其額外方面。
【附圖說明】
[0007]被結(jié)合進(jìn)該說明書并且形成該說明書的一部分的附圖圖解了公開的若干方面，并且與描述一起用于解釋公開的原理。
[0008]圖1是與相對低電阻率硅晶片操作對接的現(xiàn)有技術(shù)半導(dǎo)體堆疊結(jié)構(gòu)的橫截面圖。
[0009]圖2是具有用于在隨后處理步驟期間承載半導(dǎo)體堆疊結(jié)構(gòu)的臨時(shí)載體安裝的現(xiàn)有技術(shù)半導(dǎo)體堆疊結(jié)構(gòu)的橫截面圖。
[0010]圖3是在相對低電阻率硅晶片操作已被去除后的現(xiàn)有技術(shù)半導(dǎo)體堆疊結(jié)構(gòu)的橫截面圖。
[0011]圖4是在聚合物襯底已被設(shè)置到埋藏氧化物(BOX)層上以實(shí)現(xiàn)本公開的半導(dǎo)體器件后的現(xiàn)有技術(shù)半導(dǎo)體堆疊結(jié)構(gòu)的橫截面圖。
[0012]圖5是用于生產(chǎn)具有設(shè)置在半導(dǎo)體堆疊結(jié)構(gòu)的BOX層上的聚合物襯底的現(xiàn)有技術(shù)半導(dǎo)體器件的工藝的工藝圖。
[0013]圖6是示出在半導(dǎo)體器件已到達(dá)穩(wěn)定狀態(tài)供電條件后穿過具有聚合物襯底的半導(dǎo)體器件的熱流路徑的現(xiàn)有技術(shù)半導(dǎo)體器件的橫截面圖。
[0014]圖7是列出針對可用于形成本公開的半導(dǎo)體器件的聚合物襯底的示例性聚合物材料的熱、機(jī)械、電和物理規(guī)格的規(guī)格表。
[0015]圖8是具有焊料凸塊或銅(Cu)柱的RF絕緣體上硅(RFS0I)晶片的橫截面圖。
[0016]圖9是圖8的RFS0I晶片的頂部視圖。
[0017]圖10是具有已從圖8和圖9的RFS0I晶片單體化的管芯陣列的印刷電路襯底的頂部視圖。
[0018]圖11是具有安裝到具有頂部保護(hù)層的印刷電路襯底的單獨(dú)管芯的未完成印刷電路的橫截面圖。
[0019]圖12是進(jìn)一步包括底部保護(hù)層而操作層被刻蝕掉以產(chǎn)生減薄的管芯的未完成印刷電路的橫截面圖。
[0020]圖13是具有設(shè)置在減薄的管芯之上以提供減薄的管芯的永久保護(hù)的聚合物層的印刷電路的橫截面圖。
[0021]圖14是底部保護(hù)層已被去除后的完成狀態(tài)下的印刷電路的橫截面圖。
[0022]圖15是針對產(chǎn)生本公開的印刷電路的工藝的工藝圖。
【具體實(shí)施方式】
[0023]以下闡明的實(shí)施例表示使本領(lǐng)域技術(shù)人員能夠?qū)嵺`本公開的必要信息并且圖解實(shí)踐本公開的最佳模式。在根據(jù)附圖閱讀下面描述時(shí)，本領(lǐng)域技術(shù)人員將理解本公開的構(gòu)思并且將意識(shí)到在本文中沒有特別論述的那些構(gòu)思的應(yīng)用。應(yīng)該理解這些構(gòu)思和應(yīng)用全部落入本公開和所附權(quán)利要求的范圍內(nèi)。
[0024]將理解當(dāng)元件諸如層、區(qū)域或襯底被稱為“在另一元件之上”、“在另一元件上”、“在另一元件中”或延伸“到另一元件上”時(shí)，它能夠直接在另一元件之上、直接在另一元件上、直接在另一元件中或直接延伸到另一元件上或還可以存在居間元件。與之相比，當(dāng)元件被稱為“直接在另一元件之上”、“直接在另一元件上”、“直接在另一元件中”或“直接延伸到另一元件上”時(shí)，不存在居間元件。還將理解當(dāng)元件被稱為“連接”或“耦合”到另一元件時(shí)，它能夠直接連接或耦合到另一元件或可以存在居間元件。與之相比，當(dāng)元件被稱為“直接連接”或“直接耦合”到另一元件時(shí)，不存在居間元件。
[0025]相對術(shù)語例如“在...下方”或“在...上方”或“上”或“下”或“水平”或“垂直”可以在本文中被用來描述一個(gè)元件、層或區(qū)域與另一元件、層或區(qū)域的關(guān)系，如在附圖中圖解的。將理解這些術(shù)語和以上那些討論的意圖涵蓋器件的不同定向，除了附圖中描繪的定向之外。
[0026]由于阻礙在II1-V族或藍(lán)寶石襯底中可獲得相對更好絕緣特性的硅晶片操作的固有限制，傳統(tǒng)的RFCMOS SOI技術(shù)到達(dá)了基本障礙。公開的半導(dǎo)體器件用聚合物襯底替代硅晶片操作。這樣，本公開的半導(dǎo)體器件消除在提供的半導(dǎo)體堆疊結(jié)構(gòu)中對高電阻率硅晶片操作的需要。
[0027]用于RF開關(guān)應(yīng)用的先進(jìn)硅襯底具有范圍為從10000hm-cm到50000hm-cm的電阻率并且比具有低得多的電阻率的標(biāo)準(zhǔn)硅襯底成本顯著更高。此外，需要相對復(fù)雜工藝控制以實(shí)現(xiàn)先進(jìn)硅襯底中的高電阻率。出于這些原因在標(biāo)準(zhǔn)S0I技術(shù)中普遍使用標(biāo)準(zhǔn)硅襯底。然而，具有它們低得多的電阻率的標(biāo)準(zhǔn)硅襯底不益于堆疊多個(gè)相對低電壓場效應(yīng)晶體管(FET)同時(shí)在低電壓FET之間保持期望的隔離。幸運(yùn)地是本公開的聚合物襯底替代硅襯底并且因而消除與高和低電阻率硅襯底相關(guān)聯(lián)的問題。
[0028]額外地，本公開的方法允許到