集成電路、多層裝置的結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明關(guān)于用于多層集成電路中的層間連接器及其類似物，包括高密度的三維(three-dimens1nal, 3D)存儲器裝置,尤其是一種集成電路、多層裝置的結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]制造高密度存儲器裝置時，集成電路每單位面積的數(shù)據(jù)量可為一關(guān)鍵因子。因此，隨著存儲器設(shè)備的臨界尺寸接近光刻(lithographic)技術(shù)的限制,為實現(xiàn)更大的儲存密度以及更低的每位成本，疊層多階或多層存儲單元的技術(shù)已經(jīng)被提出。
[0003]例如，Lai,et al.“A Mult1-Layer Stackable Thin-Fihn Transistor (TFT)NAND-Type Flash Memory,，，IEEE Int，I Electron Devices Meeting,11-13 Dec.2006 ;以及 Jung et al.,“Three Dimens1nally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode,” IEEE Int，I Electron Devices Meeting, ll_13Dec.2006.,上述兩篇文獻(xiàn)提及應(yīng)用在電荷捕捉存儲器中的薄膜晶體管技術(shù)。
[0004]此外，在Johnson et al.,“512_Mb PROM With a Three-Dimens1nal Array ofD1de/Ant1-fuse Memory Cells,”IEEE J.0f Solid-State Circuits, Vol.38, N0.11,Nov.2003.此篇文獻(xiàn)中已揭露將交叉點陣列技術(shù)應(yīng)用于反熔絲存儲器中。另外亦可參照美國專利案 U.S.Patent N0.7, 081, 377 to Cleeves entitled “Three-Dimens1nalMemory.”的內(nèi)容。
[0005]另一種在電荷捕捉存儲器技術(shù)中提供垂直與非門(NAND)單元的結(jié)構(gòu)，敘述在“Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT andPIPE,，，by Kim et al.,2008 Symposium on VLSI Technology Digest of TechnicalPapers ；，，17_19June2008 ；pagesl22-123.此篇文獻(xiàn)中。
[0006]在三維(three-dimens1nal, 3D)疊層存儲器裝置中，用以稱接存儲單元的底層至譯碼電路及其類似物的導(dǎo)電內(nèi)連接器穿過頂層。使用內(nèi)連接器的成本隨著光刻步驟的數(shù)量而增加。Tanaka etCost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory,，，2007Symposium on VLSI TechnologyDigest of Technical Papers ; 12_14June2007 ;pagesl4_15是敘述其中一種減少光刻步驟的方法。
[0007]相關(guān)技術(shù)正在開發(fā)，以減少在每個接觸層確立接點所需的光刻掩模數(shù)。舉例來說，U.S.Patent N0.8，598，023 以及 U.S.Patent N0.8，383，512 揭露了何者可被稱為二元總和系統(tǒng)，其中二元總和系統(tǒng)用于形成層間連接器，層間鏈接器延伸至有源層與絕緣層交錯的疊層內(nèi)的導(dǎo)電層。詳細(xì)內(nèi)容可參考此兩件專利，在此段落不再覆述。此外，三元和四元總和工藝也在發(fā)展當(dāng)中。
[0008]在一個二元總和系統(tǒng)刻蝕工藝中，可使用M個刻蝕掩模建立至2M個有源層的層間連接器。此外，在其他例子中，M個刻蝕掩?？梢杂脕斫⒅练藗€導(dǎo)電層的層間連接器，N為大于或等于3的整數(shù)。因此，當(dāng)N等于3時，形成連接到在27個導(dǎo)電層上降落區(qū)域的層間連接器，只需要3個刻蝕掩模。這是透過刻蝕，微調(diào)(trimming)刻蝕掩模，接著再使用微調(diào)后的刻蝕掩模完成。N的選擇表示各刻蝕掩模微調(diào)的次數(shù)，N = 3時有I個微調(diào)步驟，N =4時有2個微調(diào)步驟，依此類推。因此，有一個初始的刻蝕步驟，微調(diào)步驟，每一個微調(diào)步驟后再有一個刻蝕步驟。N = 3時，上述工藝可稱為三元系統(tǒng)。例如，四元系統(tǒng)中，N = 4表示2個微調(diào)步驟，3個掩模(M = 3)可用于在43個或64個導(dǎo)電層上的降落區(qū)域建立層間連接器，而4個掩模(M = 4)可用于在44個或256個導(dǎo)電層上的降落區(qū)域建立層間連接器。
[0009]也可使用其他能形成其所需層間連接器的工藝。然而，層數(shù)增加時可能產(chǎn)生限制，即使使用二元系統(tǒng)刻蝕，刻蝕步驟仍會增加，且所需通孔的深度亦增加。當(dāng)深度更大時，每個層間連接器的布局面積會增加，產(chǎn)生工藝控制的問題。
[0010]因此，希望提供一種技術(shù)，能夠提高多層集成電路內(nèi)(例如是三維存儲器)層間連接器的可靠度與制造成本。

【發(fā)明內(nèi)容】

[0011]—種多層裝置上階梯狀次疊層層間連接器結(jié)構(gòu)，包括從第一水平的基板表面至第二水平的基板表面的N個梯級。有源層疊層與基板上的絕緣層交錯，包括多個次疊層對應(yīng)設(shè)置在N個梯級，以分別形成多個接觸區(qū)域，次疊層設(shè)置在共同水平上。層間連接器通過接觸區(qū)域內(nèi)的導(dǎo)體形成，導(dǎo)體連接到各個次疊層內(nèi)有源層的降落區(qū)域。層間連接器的最大深度等于或小于其中一個次疊層的厚度。
[0012]包括階梯狀次疊層層間連接器結(jié)構(gòu)的三維集成電路和存儲器裝置描述于后。另夕卜，形成階梯狀次疊層層間連接器的制造方法亦描述于后。
[0013]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細(xì)說明如下:
【附圖說明】
[0014]圖1繪示一個三維垂直柵極與非門閃存裝置的透視圖。
[0015]圖2繪示另一種三維垂直通道與非門閃存裝置的透視圖。
[0016]圖3為一個三維存儲器的簡化剖面圖，其中存儲器結(jié)構(gòu)形成在半導(dǎo)體基板的凹坑中。
[0017]圖4至圖31繪示可用于形成階梯狀次疊層層間連接結(jié)構(gòu)的工藝的各個階段。
[0018]【符號說明】
[0019]102B、103B、104B、105B、112A、113A、114A、115A:位線接觸墊
[0020]102、103、104、105、112、113、114、115:半導(dǎo)體線
[0021]109、119: SSL 柵極結(jié)構(gòu)
[0022]125-1 ?125-N:字線
[0023]126、127:接地選擇線 GSL
[0024]128:源極線
[0025]201:集成電路基板
[0026]210:疊層
[0027]220:半導(dǎo)體主件
[0028]230、250、261、262:連接元件
[0029]263:接觸墊
[0030]240:半導(dǎo)體元件
[0031]260:參考導(dǎo)體
[0032]270:參考選擇開關(guān)
[0033]271、272、273:層間連接器
[0034]280:交叉處
[0035]300:三維存儲器裝置
[0036]312:存儲單元區(qū)域
[0037]314:垂直接觸區(qū)域
[0038]318:外圍區(qū)域
[0039]330:基板
[0040]400:絕緣材料層
[0041]401、410:上表面
[0042]402、402’、402”、425、425’、425”:掩模層
[0043]403、406、406，、426、428:線
[0044]404:側(cè)表面
[0045]405:底面
[0046]407.0、407.1:級高
[0047]408:表面
[0048]420.0,420.7,421.0,421.7,422.0,422.7、440、441、460、461:層
[0049]420.0,420.2,420.4,420.6,421.0,421.2,421.4,421.6,422.0,422.2,422.4、
422.6:有源層
[0050]420.1,420.3,420.5,421.1,421.3,421.5,422.1,422.3,422.5:絕緣層
[0051]442、462:光刻膠層
[0052]443、444、445、453、454、455、463 ?468:開口
[0053]470:刻蝕停止層
[0054]471: 二氧化硅層
[0055]471”:氧化層
[0056]475:頂部區(qū)域
[0057]476:水平位置
[0058]480.1,480.3,480.5,480.7,481.1,481.3,481.5,481.7,482.1,482.3,482.5、482.7:接觸開口
[0059]490.0,490.2,490.4,490.6,491.0,491.2,491.4,491.6,492.0,492.2,492.4、492.6:接觸通孔
[0060]499:表面
[0061]500.0,500.2,500.4,500.6,501.0,501.2,501.4,501.6,502.0,502.2,502.4、502.6:層間連接器
[0062]SS(O):第一次疊層
[0063]SS(I):第二次疊層
[0064]SS⑵:第三次疊層
[0065]ME