專利名稱:高壓功率集成電路隔離結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明為一種適用于體硅工藝功率集成電路高壓器件與低壓器件之間的隔離結(jié)構(gòu)，尤其涉及一種高壓功率集成電路隔離結(jié)構(gòu)。
背景技術(shù)：
在功率集成電路中，P型金屬氧化物半導(dǎo)體(PMOS)和N型金屬氧化物半導(dǎo)體(NMOS)組成互補式金屬氧化物半導(dǎo)體(CMOS)電路。由于PMOS寄生PNP雙極晶體管，NMOS寄生NPN雙極晶體管，結(jié)合在一起就構(gòu)成了PNPN的可控硅(SCR)結(jié)構(gòu)。當(dāng)可控硅結(jié)構(gòu)被觸發(fā)時，會使該結(jié)構(gòu)的電阻極大降低，有大電流流過結(jié)構(gòu)。每種可控硅結(jié)構(gòu)都存在固有的觸發(fā)門限，防治可控硅觸發(fā)的方法很多。
在功率集成電路的某些工作狀態(tài)下，高壓部分會對低壓部分注入載流子，觸發(fā)低壓CMOS寄生可控硅結(jié)構(gòu)。本發(fā)明通過引入高低壓之間的隔離結(jié)構(gòu)，減小注入載流子，防止可控硅結(jié)構(gòu)觸發(fā)。
目前很多高低壓隔離結(jié)構(gòu)需要特殊半導(dǎo)體制備工藝，在已開發(fā)工藝流程上并不適用。

發(fā)明內(nèi)容本發(fā)明為一種適用于體硅工藝功率集成電路高壓器件與低壓器件之間隔離的高壓功率集成電路隔離結(jié)構(gòu)，本發(fā)明能夠有效防止體硅高壓功率集成電路中寄生可控硅結(jié)構(gòu)觸發(fā)。
本發(fā)明采用如下技術(shù)方案一種高壓功率集成電路隔離結(jié)構(gòu)，包括P型襯底，在P型襯底設(shè)有N型外延，在N型外延上設(shè)有2塊場氧化層，在N型外延上設(shè)有重?fù)诫sN型區(qū)且該重?fù)诫sN型區(qū)位于2塊場氧化層之間，在N型外延內(nèi)設(shè)有2個P型隔離阱，該2個P型隔離阱分別位于2塊場氧化層的下方，并且該2個P型隔離阱將N型外延分隔成3塊，上述重?fù)诫sN型區(qū)位于2個P型隔離阱之間，在2個P型隔離阱的上端分別設(shè)有重?fù)诫sP型區(qū)，上述重?fù)诫sN型區(qū)及重?fù)诫sP型區(qū)與零電位相連接。
與現(xiàn)有技術(shù)相比，本發(fā)明具有如下優(yōu)點(1)本發(fā)明的結(jié)構(gòu)能夠有效吸收功率集成電路工作時從高壓結(jié)構(gòu)注入到襯底，再注入到低壓結(jié)構(gòu)的載流子，從而提高低壓CMOS結(jié)構(gòu)寄生可控硅觸發(fā)的難度。
(2)本發(fā)明結(jié)構(gòu)中，兩個P型隔離阱之間的外延小島接零電位，使吸收的載流子流入大地，而不是流入低壓電源，這樣能夠避免由于載流子注入低壓電源引起芯片可靠性問題。
(3)本發(fā)明的隔離結(jié)構(gòu)，僅僅利用芯片版圖的設(shè)計即可防止可控硅觸發(fā)，所有工藝與原工藝流程兼容，因此不需要修改固有工藝流程，不需增加工藝成本。
圖1是隔離結(jié)構(gòu)剖面圖。
圖2是本發(fā)明隔離結(jié)構(gòu)襯底電流示意圖。
圖3是傳統(tǒng)隔離結(jié)構(gòu)襯底電流示意圖。
具體實施方式參照圖1，一種高壓功率集成電路隔離結(jié)構(gòu)，包括P型襯底1，在P型襯底1設(shè)有N型外延2，在N型外延2上設(shè)有2塊場氧化層3、4，在N型外延2上設(shè)有重?fù)诫sN型區(qū)5且該重?fù)诫sN型區(qū)5位于2塊場氧化層3、4之間，在N型外延2內(nèi)設(shè)有2個P型隔離阱6、7，該2個P型隔離阱6、7分別位于2塊場氧化層3、4的下方，并且該2個P型隔離阱6、7將N型外延2分隔成3塊，上述重?fù)诫sN型區(qū)5位于2個P型隔離阱6、7之間，在2個P型隔離阱6、7的上端分別設(shè)有重?fù)诫sP型區(qū)8、9，上述重?fù)诫sN型區(qū)5及重?fù)诫sP型區(qū)8、9與零電位相連接。在場氧化層3、4、重?fù)诫sP型區(qū)8、9及重?fù)诫sN型區(qū)5上設(shè)有介質(zhì)層10，在介質(zhì)層10設(shè)有接零電位金屬11且該接零電位金屬11與重?fù)诫sN型區(qū)5及重?fù)诫sP型區(qū)8、9連接。
在圖2中給出了本發(fā)明結(jié)構(gòu)襯底電流示意圖，圖3給出了傳統(tǒng)的單個P型隔離阱襯底電流示意圖，說明本發(fā)明結(jié)構(gòu)吸收襯低電流的能力顯著提高。
本發(fā)明在制備時，首先選擇P型襯底，制作深N型外延，然后制備穿通外延的P型隔離阱，然后制備場氧化層，然后進行重?fù)诫sN型區(qū)注入和重?fù)诫sP型區(qū)注入，然后淀積介質(zhì)層并刻蝕，接下來是接零電位金屬引線的制備及鈍化處理，整個工藝過程完全與原外延功率集成電路制備工藝兼容。
權(quán)利要求
1.一種高壓功率集成電路隔離結(jié)構(gòu)，包括P型襯底(1)，在P型襯底(1)設(shè)有N型外延(2)，在N型外延(2)上設(shè)有2塊場氧化層(3、4)，其特征在于在N型外延(2)上設(shè)有重?fù)诫sN型區(qū)(5)且該重?fù)诫sN型區(qū)(5)位于2塊場氧化層(3、4)之間，在N型外延(2)內(nèi)設(shè)有2個P型隔離阱(6、7)，該2個P型隔離阱(6、7)分別位于2塊場氧化層(3、4)的下方，并且該2個P型隔離阱(6、7)將N型外延(2)分隔成3塊，上述重?fù)诫sN型區(qū)(5)位于2個P型隔離阱(6、7)之間，在2個P型隔離阱(6、7)的上端分別設(shè)有重?fù)诫sP型區(qū)(8、9)，上述重?fù)诫sN型區(qū)(5)及重?fù)诫sP型區(qū)(8、9)與零電位相連接。
2.根據(jù)權(quán)利要求
1所述的高壓功率集成電路隔離結(jié)構(gòu)，其特征在于在場氧化層(3、4)、重?fù)诫sP型區(qū)(8、9)及重?fù)诫sN型區(qū)(5)上設(shè)有介質(zhì)層(10)，在介質(zhì)層(10)設(shè)有接零電位金屬(11)且該接零電位金屬(11)與重?fù)诫sN型區(qū)(5)及重?fù)诫sP型區(qū)(8、9)連接。
專利摘要
本發(fā)明公開了一種適用于體硅工藝功率集成電路高壓器件與低壓器件之間隔離的高壓功率集成電路隔離結(jié)構(gòu)，包括P型襯底，在P型襯底設(shè)有N型外延，在N型外延上設(shè)有2塊場氧化層，在N型外延上設(shè)有重?fù)诫sN型區(qū)且該重?fù)诫sN型區(qū)位于2塊場氧化層之間，在N型外延內(nèi)設(shè)有2個P型隔離阱，該2個P型隔離阱分別位于2塊場氧化層的下方，并且該2個P型隔離阱將N型外延分隔成3塊，上述重?fù)诫sN型區(qū)位于2個P型隔離阱之間，在2個P型隔離阱的上端分別設(shè)有重?fù)诫sP型區(qū)，上述重?fù)诫sN型區(qū)及重?fù)诫sP型區(qū)與零電位相連接。本發(fā)明能夠有效防止體硅高壓功率集成電路中寄生可控硅結(jié)構(gòu)觸發(fā)。
文檔編號H01L27/04GK1996599SQ200610098373
公開日2007年7月11日 申請日期2006年12月15日
發(fā)明者易揚波, 徐申, 李海松, 孫偉鋒, 夏曉娟, 李 杰, 時龍興 申請人:東南大學(xué)導(dǎo)出引文BiBTeX, EndNote, RefMan