本發(fā)明是有關于半導體裝置及其制造方法，且特別是有關于一種具有靜電放電保護元件的半導體裝置及其制造方法。

背景技術：

一般而言，靜電放電的電壓(或電流)較正常操作所需的電源電壓(或電流)大出甚多。于實際使用環(huán)境中，各種來源的靜電放電(electrostatic discharge，ESD)可能會沖擊電子產品。當靜電放電發(fā)生時，此突如其來的靜電放電電流很可能會在瞬間將元件燒毀。

為克服上述問題，一般需在電路中安排一些靜電放電保護機制，以有效隔離靜電放電電流而避免元件損毀。一般而言，靜電放電保護元件會配置在核心電路(Core Circuit)與焊墊(PAD)之間，以保護核心電路。而靜電放電保護元件較佳具有較低的電容及較小的面積。然而，目前的靜電放電保護元件并非各方面皆令人滿意。

因此，業(yè)界仍需一種具有更低的電容及更小的面積的靜電放電保護元件。

技術實現(xiàn)要素：

本發(fā)明提供一種半導體裝置，包括：基板，基板重摻雜有第一導電型；第二導電型外延層，設于基板上，其中第二導電型外延層具有第二導電型，且第一導電型與第二導電型不同；第一導電型外延層，設于第二導電型外延層上，其中第一導電型外延層具有第一導電型；第二導電型埋藏層，設于第二導電型外延層中，其中第二導電型埋藏層重摻雜有第二導電型；第一隔離溝槽、第二隔離溝槽及第三隔離溝槽，自第一導電型外延層的頂面延伸穿過第二導電型外延層至基板中，且第一隔離溝槽與第三隔離溝槽分別設于第二隔離溝槽的相反側，其中第一隔離溝槽與第二隔離溝槽之間的區(qū)域為第一隔離區(qū)，第二隔離溝槽與第三隔離溝槽之間的區(qū)域為第二隔離區(qū)；第一導電型第一重摻雜區(qū)，設于第一隔離區(qū)中的第二導電型外延層中，且位于第二導電型埋藏 層之下，其中第一導電型第一重摻雜區(qū)具有第一導電型，且位于第一隔離區(qū)中的第一導電型第一重摻雜區(qū)與第二導電型埋藏層是作為齊納二極管(Zener diode)；以及第二導電型第一重摻雜區(qū)，設于第二隔離區(qū)中的第一導電型外延層中，第二導電型第一重摻雜區(qū)具有第二導電型，其中位于第二隔離區(qū)中的第一導電型外延層與第二導電型第一重摻雜區(qū)是作為高側二極管(high-side diode)，而位于第二隔離區(qū)中的基板與第二導電型外延層是作為低側二極管(low-side diode)。

本發(fā)明更提供一種半導體裝置的制造方法，包括：提供基板，基板重摻雜有第一導電型，且基板包括：第一溝槽預定區(qū)；第二溝槽預定區(qū)；第三溝槽預定區(qū)，其中第一溝槽預定區(qū)與第三溝槽預定區(qū)分別設于第二溝槽預定區(qū)的相反側，其中第一溝槽預定區(qū)與第二溝槽預定區(qū)之間的區(qū)域為第一隔離區(qū)，第二溝槽預定區(qū)與第三溝槽預定區(qū)之間的區(qū)域為第二隔離區(qū)；形成第二導電型外延層于基板上，第二導電型外延層具有第二導電型，且第一導電型與第二導電型不同；形成第一導電型第一重摻雜區(qū)于第一隔離區(qū)中的第二導電型外延層中，且第一導電型第一重摻雜區(qū)具有第一導電型；形成第二導電型埋藏層于第二導電型外延層中，第二導電型埋藏層重摻雜有第二導電型且設于第一導電型第一重摻雜區(qū)上，其中位于第一隔離區(qū)中的第一導電型第一重摻雜區(qū)與第二導電型埋藏層是作為齊納二極管(Zener diode)；形成第一導電型外延層于第二導電型外延層上，第一導電型外延層具有第一導電型；于第一溝槽預定區(qū)、第二溝槽預定區(qū)及第三溝槽預定區(qū)分別形成第一隔離溝槽、第二隔離溝槽及第三隔離溝槽，其中第一隔離溝槽、第二隔離溝槽及第三隔離溝槽自第一導電型外延層的頂面延伸穿過第二導電型外延層至基板中；以及形成第二導電型第一重摻雜區(qū)于第二隔離區(qū)中的第一導電型外延層中，第二導電型第一重摻雜區(qū)具有第二導電型，其中位于第二隔離區(qū)中的第一導電型外延層與第二導電型第一重摻雜區(qū)是作為高側二極管(high-side diode)，而位于第二隔離區(qū)中的基板與第二導電型外延層是作為低側二極管(low-side diode)。

為讓本發(fā)明的特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下。

附圖說明

圖1-圖6是本發(fā)明實施例的半導體裝置在其制造方法中各階段的剖面圖。

附圖標號

100基板；

102A第一溝槽預定區(qū)；

102B第二溝槽預定區(qū)；

102C第三溝槽預定區(qū)；

104A第一隔離區(qū)；

104AS1側邊；

104AS2側邊；

104B第二隔離區(qū)；

104BS側邊；

106第二導電型外延層；

106A上表面；

108第一導電型第一重摻雜區(qū)；

108S1側邊；

108S2側邊；

108A上表面；

108B底面；

110第二導電型埋藏層；

110A上表面；

110S1側邊；

110S2側邊；

112第一導電型外延層；

112A上表面；

114第二導電型第二重摻雜區(qū)；

114S1側邊；

114S2側邊；

116第二導電型第三重摻雜區(qū)；

116S1側邊；

116S2側邊；

118第一隔離溝槽；

118B底面；

120第二隔離溝槽；

120S1側邊；

120S2側邊；

122第三隔離溝槽；

124第二導電型第一重摻雜區(qū)；

124S1側邊；

124S2側邊；

126第一導電型第二重摻雜區(qū)；

126S1側邊；

126S2側邊；

128層間介電層；

130接觸插塞；

132接觸插塞；

134接觸插塞；

136導電層；

200半導體裝置；

W1寬度；

W2寬度。

具體實施方式

以下針對本發(fā)明的半導體裝置及其制造方法作詳細說明。應了解的是，以下的敘述提供許多不同的實施例或例子，用以實施本發(fā)明的不同樣態(tài)。以下所述特定的元件及排列方式僅為簡單描述本發(fā)明。當然，這些僅用以舉例而非本發(fā)明的限定。此外，在不同實施例中可能使用重復的標號或標示。這些重復僅為了簡單清楚地敘述本發(fā)明，不代表所討論的不同實施例及/或結構之間具有任何關聯(lián)性。再者，當述及一第一材料層位于一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸的情形。或者，亦可能間隔有一或更多其它材料層的情形，在此情形中，第一材料層與第 二材料層之間可能不直接接觸。

必須了解的是，為特別描述或圖示的元件可以此技術人士所熟知的各種形式存在。此外，當某層在其它層或基板“上”時，有可能是指“直接”在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。

此外，實施例中可能使用相對性的用語，例如“較低”或“底部”及“較高”或“頂部”，以描述圖示的一個元件對于另一元件的相對關系。能理解的是，如果將圖示的裝置翻轉使其上下顛倒，則所敘述在“較低”側的元件將會成為在“較高”側的元件。

在此，“約”、“大約”的用語通常表示在一給定值或范圍的20％之內，較佳是10％之內，且更佳是5％之內。在此給定的數(shù)量為大約的數(shù)量，意即在沒有特定說明的情況下，仍可隱含“約”、“大約”的含義。

本發(fā)明實施例是將裝置中的高側二極管(high-side diode)與低側二極管(low-side diode)設于同一隔離區(qū)，并將齊納二極管(Zener diode)設于另一隔離區(qū)，以更進一步降低裝置的電容并縮小裝置的面積。

圖1-圖6是本發(fā)明實施例的半導體裝置在其制造方法中各階段的剖面圖。首先，參見圖1，提供基板100，此基板100重摻雜有第一導電型。例如，當此第一導電型為P型時，此基板100可為重摻雜P型基板。此外，在一實施例中，基板100的摻雜濃度可為約10¹⁷/cm³-10¹⁸/cm³。

此基板100可包括：單晶結構、多晶結構或非晶結構的硅或鍺的元素半導體；氮化鎵(GaN)、碳化硅(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)或銻化銦(indium antimonide)等化合物半導體；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等合金半導體或其它適合的材料及/或上述組合。

此外，基板100包括第一溝槽預定區(qū)102A、第二溝槽預定區(qū)102B及第三溝槽預定區(qū)102C。此第一溝槽預定區(qū)102A與第三溝槽預定區(qū)102C是分別設于第二溝槽預定區(qū)102B的相反側。此外，此第一溝槽預定區(qū)102A與第二溝槽預定區(qū)102B之間的區(qū)域為第一隔離區(qū)104A，而此第二溝槽預定區(qū)102B與第三溝槽預定區(qū)102C之間的區(qū)域為第二隔離區(qū)104B。

在一些實施例中，后續(xù)的齊納二極管(Zener diode)是設于上述第一隔離區(qū)104A， 而后續(xù)的高側二極管(high-side diode)與低側二極管(low-side diode)是設于上述第二隔離區(qū)104B。而由于齊納二極管相較于高側二極管或低側二極管需承受較高的電壓與電流，故設有后續(xù)齊納二極管的第一隔離區(qū)104A的寬度W1大于設有后續(xù)高側二極管及低側二極管的第二隔離區(qū)104B的寬度W2。

接著，形成第二導電型外延層106于基板100上，此第二導電型外延層106具有第二導電型，且第一導電型與第二導電型不同。此外，在一些實施例中，第二導電型外延層106的摻雜濃度可為約10¹⁴/cm³-10¹⁶/cm³，例如為約10¹⁵/cm³。而在一些實施例中，此第二導電型外延層106的厚度可為約1μm至約5μm，例如為約3μm。

此第二導電型外延層106可包括硅、鍺、硅與鍺、III-V族化合物或上述的組合。此第二導電型外延層106可通過外延成長(epitaxial growth)工藝形成，例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相外延法(MOVPE)、等離子體增強型化學氣相沉積法(plasma-enhanced CVD)、遙控等離子體化學氣相沉積法(RP-CVD)、分子束外延法(MBE)、氫化物氣相外延法(HVPE)、液相外延法(LPE)、氯化物氣相外延法(Cl-VPE)或類似的方法形成。在一些實施例中，當?shù)诙щ娦蜑镹型時，第二導電型外延層106為N型摻雜緩沖層。其可通過在沉積第二導電型外延層106時，于反應氣體中加入磷化氫(phosphine)或砷化三氫(arsine)進行原位(in-situ)摻雜，或者，亦可先沉積未摻雜的外延層106后，再以磷離子或砷離子進行離子注入。

如圖1所示，位于第二隔離區(qū)104B中的基板100與第二導電型外延層106接觸的交界會形成一個PN結(PN junction)，且其是作為裝置的低側二極管(low-side diode)。此低側二極管是于圖1中以基板100與第二導電型外延層106的交會處的二極管標示表示。

接著，參見圖2，形成第一導電型第一重摻雜區(qū)108于第一隔離區(qū)104A中的第二導電型外延層106中，且此第一導電型第一重摻雜區(qū)108具有第一導電型。此外，在一些實施例中，第一導電型第一重摻雜區(qū)108的摻雜濃度可為約10¹⁷/cm³-10¹⁸/cm³。此外，此第一導電型第一重摻雜區(qū)108的底面是直接接觸基板100。

在圖2所示的實施例中，此第一導電型第一重摻雜區(qū)108具有相對的側邊108S1與側邊108S2，而第一隔離區(qū)104A亦具有相對的側邊104AS1與側邊104AS2。且此第一導電型第一重摻雜區(qū)108的側邊108S1是對準第一隔離區(qū)104A的側邊104AS1，而此第一導電型第一重摻雜區(qū)108的側邊108S2是對準第一隔離區(qū)104A的側邊 104AS2。

然而，需注意的是，在其它實施例中，第一導電型第一重摻雜區(qū)108的側邊108S1亦可位于第一溝槽預定區(qū)102A中，而側邊108S2亦可位于第二溝槽預定區(qū)102B中(未繪示)。或者，在另一實施例中，第一導電型第一重摻雜區(qū)108的側邊108S1與側邊108S2可皆不接觸第一隔離區(qū)104A的側邊104AS1與側邊104AS2(未繪示)。因此，本發(fā)明的范圍并不以圖2所示的實施例為限。

此外，需注意的是，圖2中用以繪示第一溝槽預定區(qū)102A、第二溝槽預定區(qū)102B、第三溝槽預定區(qū)102C、第一隔離區(qū)104A及第二隔離區(qū)104B的虛線是向上延伸，以清楚描述本發(fā)明的特征。

接著，形成第二導電型埋藏層110于第二導電型外延層106中，此第二導電型埋藏層110重摻雜有第二導電型，此外，在一些實施例中，第二導電型埋藏層110的摻雜濃度可為約10¹⁷/cm³-10¹⁸/cm³。且此第二導電型埋藏層110是設于第一導電型第一重摻雜區(qū)108上。換言之，第一導電型第一重摻雜區(qū)108是設于此第二導電型埋藏層110下。此外，此第二導電型埋藏層110是自第二導電型外延層106的上表面106A向下延伸并直接接觸第一導電型第一重摻雜區(qū)108的上表面108A，且位于第一隔離區(qū)104A中的第一導電型第一重摻雜區(qū)108與第二導電型埋藏層110接觸的交界會形成一個PN結(PN junction)，且其是作為齊納二極管(Zener diode)，此齊納二極管是于圖2中以第一導電型第一重摻雜區(qū)108與第二導電型埋藏層110的交會處的二極管標示表示。

此外，在圖2所示的實施例中，第二導電型埋藏層110是依序橫跨第一溝槽預定區(qū)102A、第一隔離區(qū)104A、第二溝槽預定區(qū)102B、第二隔離區(qū)104B及第三溝槽預定區(qū)102C，且此第二導電型埋藏層110可延伸超過第一溝槽預定區(qū)102A及第三溝槽預定區(qū)102C。

然而，需注意的是，此第二導電型埋藏層110亦可不延伸超過第一溝槽預定區(qū)102A及第三溝槽預定區(qū)102C。換言之，在其它實施例中，此第二導電型埋藏層110的相對的側邊110S1及側邊110S2可分別設于第一溝槽預定區(qū)102A及第三溝槽預定區(qū)102C中，此時第二導電型埋藏層110是依序橫跨部分第一溝槽預定區(qū)102A、第一隔離區(qū)104A、第二溝槽預定區(qū)102B、第二隔離區(qū)104B及部分第三溝槽預定區(qū)102C(未繪示)。

或者，在另一實施例中，此時第二導電型埋藏層110可僅依序橫跨部分第一溝槽預定區(qū)102A、第一隔離區(qū)104A及部分第二溝槽預定區(qū)102B。此時其側邊110S1及側邊110S2是分別設于第一溝槽預定區(qū)102A及第二溝槽預定區(qū)102B中(未繪示)。

接著，參見圖3，形成第一導電型外延層112于第二導電型外延層106上，此第一導電型外延層112具有第一導電型。此外，在一些實施例中，第一導電型外延層112的摻雜濃度可為約10¹⁴/cm³-10¹⁶/cm³，例如為約10¹⁵/cm³。而在一些實施例中，此第一導電型外延層112的厚度可為約0.5μm至約4.5μm，例如為約2.5μm。此外，在一些實施例中，此第一導電型外延層112的摻雜濃度可小于第二導電型外延層106的摻雜濃度，且此第一導電型外延層112的厚度亦可小于第二導電型外延層106的厚度。

此第一導電型外延層112可包括硅、鍺、硅與鍺、III-V族化合物或上述的組合。此第一導電型外延層112可通過外延成長(epitaxial growth)工藝形成，例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相外延法(MOVPE)、等離子體增強型化學氣相沉積法(plasma-enhanced CVD)、遙控等離子體化學氣相沉積法(RP-CVD)、分子束外延法(MBE)、氫化物氣相外延法(HVPE)、液相外延法(LPE)、氯化物氣相外延法(Cl-VPE)或類似的方法形成。在一實施例中，當此第一導電型為P型時，第一導電型外延層112為P型外延層，其可通過在沉積第一導電型外延層112時，于反應氣體中加入硼烷(BH₃)或三溴化硼(BBr₃)進行原位(in-situ)摻雜，或者，亦可先沉積未摻雜的外延層112后，再以硼離子或銦離子進行離子注入。

此外，需注意的是，在一些實施例中，如圖3所示，第二導電型埋藏層110可部分延伸進入此第一導電型外延層112中。

此外，需注意的是，圖3中用以繪示第一溝槽預定區(qū)102A、第二溝槽預定區(qū)102B、第三溝槽預定區(qū)102C、第一隔離區(qū)104A及第二隔離區(qū)104B的虛線是更進一步向上延伸，以清楚描述本發(fā)明的特征。

接著，參見圖4，于第一隔離區(qū)104A中的第一導電型外延層112中形成第二導電型第二重摻雜區(qū)114，并于第二隔離區(qū)104B中的第一導電型外延層112中形成第二導電型第三重摻雜區(qū)116。此第二導電型第二重摻雜區(qū)114及第二導電型第三重摻雜區(qū)116具有第二導電型。此外，在一些實施例中，此第二導電型第二重摻雜區(qū)114及第二導電型第三重摻雜區(qū)116的摻雜濃度可各自獨立地為約10¹⁹/cm³-10²⁰/cm³。第 二導電型第二重摻雜區(qū)114電連接齊納二極管，且可將齊納二極管電連接至后續(xù)的接觸插塞。第二導電型第三重摻雜區(qū)116電連接低側二極管，且可將低側二極管電連接至后續(xù)的另一個接觸插塞。

此第二導電型第二重摻雜區(qū)114及第二導電型第三重摻雜區(qū)116可通過離子注入步驟形成。例如，當此第二導電型為N型時，可于預定形成第二導電型第二重摻雜區(qū)114及第二導電型第三重摻雜區(qū)116的區(qū)域注入磷離子或砷離子以形成第二導電型第二重摻雜區(qū)114及第二導電型第三重摻雜區(qū)116。在一些實施例中，此第二導電型第二重摻雜區(qū)114及第二導電型第三重摻雜區(qū)116可于同一道離子注入步驟形成。然而，在其它實施例中，此第二導電型第二重摻雜區(qū)114及第二導電型第三重摻雜區(qū)116亦可由不同的離子注入步驟形成。

如圖4的實施例所示，此第二導電型第二重摻雜區(qū)114具有相對的側邊114S1與側邊114S2，而第一隔離區(qū)104A亦具有相對的側邊104AS1與側邊104AS2。且此第二導電型第二重摻雜區(qū)114的側邊114S1是對準第一隔離區(qū)104A的側邊104AS1，而此第二導電型第二重摻雜區(qū)114的側邊114S2是對準第一隔離區(qū)104A的側邊104AS2。

然而，需注意的是，在其它實施例中，第二導電型第二重摻雜區(qū)114的側邊114S1亦可位于第一溝槽預定區(qū)102A中，而側邊114S2亦可位于第二溝槽預定區(qū)102B中(未繪示)?；蛘撸诹硪粚嵤├?，第二導電型第二重摻雜區(qū)114的側邊114S1與側邊114S2可皆不接觸第一隔離區(qū)104A的側邊104AS1與側邊104AS2(未繪示)。因此，本發(fā)明的范圍并不以圖4所示的實施例為限。

此外，在圖4所示的實施例中，第二導電型第二重摻雜區(qū)114是自第一導電型外延層112的上表面112A向下延伸并直接接觸第二導電型埋藏層110的上表面110A。

此外，如圖4的實施例所示，此第二導電型第三重摻雜區(qū)116具有相對的側邊116S1與側邊116S2，而第二隔離區(qū)104B具有鄰近第二導電型第三重摻雜區(qū)116的側邊104BS。此第二導電型第三重摻雜區(qū)116的側邊116S1是設于第二隔離區(qū)104B中，而第二導電型第三重摻雜區(qū)116的另一側邊116S2是對準第二隔離區(qū)104B的側邊104BS。

然而，需注意的是，在其它實施例中，第二導電型第三重摻雜區(qū)116的側邊116S2亦可位于第三溝槽預定區(qū)102C中(未繪示)?；蛘?，在另一實施例中，第二導電型第 三重摻雜區(qū)116的側邊116S2可皆不接觸第二隔離區(qū)104B的側邊104BS(未繪示)。因此，本發(fā)明的范圍并不以圖4所示的實施例為限。

此外，在圖4所示的實施例中，第二導電型第三重摻雜區(qū)116是自第一導電型外延層112的上表面112A向下延伸并直接接觸第二導電型埋藏層110的上表面110A。

接著，參見圖5，于第一溝槽預定區(qū)102A、第二溝槽預定區(qū)102B及第三溝槽預定區(qū)102C分別形成第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122。此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122自第一導電型外延層112的頂面112A延伸穿過第一導電型外延層112、第二導電型外延層106至基板100中。且此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122的底面(例如底面118B)是位于齊納二極管之下，亦即位于第一導電型第一重摻雜區(qū)108的底面108B之下。

在一些實施例中，此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122可通過刻蝕步驟形成。此刻蝕步驟包括干刻蝕、濕刻蝕或上述的組合。此濕刻蝕可包括浸洗刻蝕(immersion etching)、噴洗刻蝕(spray etching)、上述的組合或其它適合的干刻蝕。此干刻蝕步驟包括電容耦合等離子體刻蝕、感應耦合型等離子體刻蝕、螺旋等離子體刻蝕、電子回旋共振等離子體刻蝕、上述的組合或其它適合的干刻蝕。此干刻蝕步驟使用的氣體可包括惰性氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、上述氣體的組合或其它任何適合的氣體。在某些實施例中，此干刻蝕步驟使用的氣體包括Ar、CF₄、SF₆、CH₂F₂、CHF₃、C₂F₆、Cl₂、CHCl₃、CCl₄、HBr、CHBr₃、BF₃、BCl₃、上述氣體的組合或其它任何適合的氣體。在其它實施例中，干刻蝕步驟使用的氣體可更包括或其組合。

此外，此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122中可填有絕緣材料。在一實施例中，此絕緣材料可填滿第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122。此絕緣材料可為使用化學氣相沉積(CVD)法形成的氧化硅、氮化硅、氮氧化硅、其它任何適合的絕緣材料或上述的組合。此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、等離子體輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法的原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

接著，形成第二導電型第一重摻雜區(qū)124于第二隔離區(qū)104B中的第一導電型外延層112中，并于第二隔離區(qū)104B中的第一導電型外延層112中形成第一導電型第二重摻雜區(qū)126。

此第二導電型第一重摻雜區(qū)124及第一導電型第二重摻雜區(qū)126可分別通過兩道離子注入步驟形成。例如，當此第一導電型為P型而第二導電型為N型時，可于預定形成此第二導電型第一重摻雜區(qū)124的區(qū)域注入磷離子或砷離子以形成第二導電型第一重摻雜區(qū)124，并于預定形成第一導電型第二重摻雜區(qū)126的區(qū)域注入硼離子或銦離子以形成第一導電型第二重摻雜區(qū)126。此外，形成此第二導電型第一重摻雜區(qū)124及第一導電型第二重摻雜區(qū)126的順序并無固定，例如，可先形成第二導電型第一重摻雜區(qū)124后，再形成第一導電型第二重摻雜區(qū)126?；蛘?，亦可先形成第一導電型第二重摻雜區(qū)126后，再形成第二導電型第一重摻雜區(qū)124。

此外，在一些實施例中，此第二導電型第一重摻雜區(qū)124及第一導電型第二重摻雜區(qū)126的摻雜濃度可各自獨立地為約10¹⁹/cm³-10²⁰/cm³。

此第二導電型第一重摻雜區(qū)124具有第二導電型，且此位于第二隔離區(qū)104B中的第一導電型外延層112與第二導電型第一重摻雜區(qū)124接觸的交界會形成一個PN結(PN junction)，且其是作為高側二極管(high-side diode)。此高側二極管是于圖5中以第一導電型外延層112與第二導電型第一重摻雜區(qū)124的交會處的二極管標示表示。

此外，如前文所述，位于第二隔離區(qū)104B中的基板100與第二導電型外延層106是作為低側二極管。換言之，本發(fā)明的高側二極管與低側二極管是位于同一隔離區(qū)(亦即第二隔離區(qū)104B)，而齊納二極管是位于另一隔離區(qū)(亦即第一隔離區(qū)104A)。此外，如圖5的實施例所示，高側二極管是位于低側二極管之上。

在另一發(fā)明人已知的一種半導體裝置中，高側二極管是與齊納二極管位于同一隔離區(qū)。然而，由于齊納二極管所在的隔離區(qū)需具有較大的寬度，故會使得此實施例中與齊納二極管設于同一隔離區(qū)的高側二極管具有較大的面積，并因此使裝置具有較大的電容。相較之下，在本發(fā)明圖5的實施例中，高側二極管與低側二極管是位于同一隔離區(qū)，而非與齊納二極管位于同一隔離區(qū)，故與低側二極管位于同一隔離區(qū)的高側二極管可具有較小的面積，并因此具有較小的電容。因此，本發(fā)明圖5的實施例可更進一步降低裝置的電容，并因此提升裝置的性能。

此外，如圖5的實施例所示，此第二導電型第一重摻雜區(qū)124具有相對的側邊124S1與側邊124S2，而第二隔離溝槽120亦具有相對的側邊120S1與側邊120S2，且其中側邊120S2鄰近第二導電型第一重摻雜區(qū)124的側邊124S1。在圖5所示的實施例中，此第二導電型第一重摻雜區(qū)124的側邊124S1是直接接觸第二隔離溝槽120的側邊120S2，而第二導電型第一重摻雜區(qū)124的另一側邊124S2是設于第二隔離區(qū)104B中。

然而，需注意的是，在其它實施例中，第二導電型第一重摻雜區(qū)124的側邊124S1亦可不接觸第二隔離溝槽120的側邊120S2，而是僅位于第二隔離區(qū)104B中(未繪示)。因此，本發(fā)明的范圍并不以圖5所示的實施例為限。

此外，在一些實施例中，第二導電型第一重摻雜區(qū)124是自第一導電型外延層112的上表面112A向下延伸至部分第一導電型外延層112中，且未直接接觸第二導電型埋藏層110。

繼續(xù)參見圖5，第一導電型第二重摻雜區(qū)126具有第一導電型，且電連接高側二極管。此第一導電型第二重摻雜區(qū)126是用以將高側二極管電連接至后續(xù)的接觸插塞。

此外，如圖5的實施例所示，此第一導電型第二重摻雜區(qū)126具有相對的側邊126S1與側邊126S2，而第二導電型第三重摻雜區(qū)116亦具有相對的側邊116S1與側邊116S2，其中側邊116S1鄰近第一導電型第二重摻雜區(qū)126的側邊126S2。在圖5所示的實施例中，此第一導電型第二重摻雜區(qū)126的側邊126S2是直接接觸第二導電型第三重摻雜區(qū)116的側邊116S1，而第一導電型第二重摻雜區(qū)126的另一側邊126S1是設于第二隔離區(qū)104B中。亦即，此第一導電型第二重摻雜區(qū)126可直接接觸第二導電型第三重摻雜區(qū)116。

然而，需注意的是，在其它實施例中，第一導電型第二重摻雜區(qū)126的側邊126S2亦可不接觸第二導電型第三重摻雜區(qū)116的側邊116S1，而是僅位于第二隔離區(qū)104B中(未繪示)。因此，本發(fā)明的范圍并不以圖5所示的實施例為限。

此外，在一些實施例中，第一導電型第二重摻雜區(qū)126是自第一導電型外延層112的上表面112A向下延伸至部分第一導電型外延層112中，且未直接接觸第二導電型埋藏層110。

再者，在一些實施例中，如圖5所示，上述第二導電型第三重摻雜區(qū)116的側邊 116S2是直接接觸第三隔離溝槽122。然而，本技術領域中技術人員應可理解，在其它實施例中，第二導電型第三重摻雜區(qū)116的側邊116S2亦可不直接接觸第三隔離溝槽122。

此外，在一些實施例中，如圖5所示，上述第二導電型第二重摻雜區(qū)114的側邊114S1是直接接觸第一隔離溝槽118，而另一側邊114S2是直接接觸第二隔離溝槽120。然而，本技術領域中技術人員應可理解，在其它實施例中，第二導電型第二重摻雜區(qū)114S1可不直接接觸第一隔離溝槽118，而另一側邊114S2亦可不直接接觸第二隔離溝槽120。因此，本發(fā)明的范圍并不以圖5所示的實施例為限。

再者，在一些實施例中，如圖5所示，上述第一導電型第一重摻雜區(qū)108的側邊108S1是直接接觸第一隔離溝槽118，而另一側邊108S2是直接接觸第二隔離溝槽120。然而，本技術領域中技術人員應可理解，在其它實施例中，第一導電型第一重摻雜區(qū)108S1可不直接接觸第一隔離溝槽118，而另一側邊108S2亦可不直接接觸第二隔離溝槽120。因此，本發(fā)明的范圍并不以圖5所示的實施例為限。

接著，參見圖6，于第一導電型外延層112上毯覆性形成層間介電層128，并于層間介電層128之中形成接觸插塞130、132及134。接著可于層間介電層128之上形成導電層136。

在一些實施例中，此層間介電層128的組成可為氧化硅或低介電常數(shù)的介電材料。此低介電常數(shù)的介電材料可以是磷硅玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(borophosphosilicate glass；BPSG)、氟硅玻璃(fluorinated silicate glass；FSG)、碳氧化硅(SiO_xC_y)、旋涂式玻璃(Spin-On-Glass)、旋涂式高分子(Spin-On-Polymers)、碳化硅材料、前述的化合物、前述的復合材料或前述的組合。在一較佳實施例中，此層間介電層128具有平坦的上表面。層間介電層128可使用化學氣相沉積(CVD)法形。此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、等離子體輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法的原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

上述接觸插塞130、132及134可通過以下步驟形成。首先，以光刻刻蝕步驟于 層間介電層128中預定形成接觸插塞130、132及134的區(qū)域形成開口，接著再于此開口中填入導電材料以形成接觸插塞130、132及134。

上述光刻刻蝕步驟可包括光刻與刻蝕工藝，此光刻工藝包括光刻膠圖案化，而此光刻膠圖案化更包括光刻膠涂布、軟烤、光掩膜對準、曝光圖案、后曝烤、光刻膠顯影及硬烤等工藝步驟。此刻蝕步驟可包括反應離子刻蝕、等離子體刻蝕或其它合適的刻蝕步驟。

上述導電材料可為銅、鋁、鎢、金、鉻、鎳、鉑、鈦、銥、銠、上述的合金、上述的組合或其它導電性佳的金屬材料。于其它實施例中，導電材料可為一非金屬材料，只要使用的材料具有導電性即可。此導電材料可通過前述的化學氣相沉積法(CVD)、濺射法、電阻加熱蒸發(fā)法、電子束蒸發(fā)法或其它任何適合的沉積方式形成。在一些實施例中，上述接觸插塞130、132及134的材料可相同，且可通過同一道沉積步驟形成。然而，在其它實施例中，上述接觸插塞130、132及134的材料可彼此不同。

上述導電層136可為一金屬層，且其材料可為單層或多層的銅、鋁、鎢、金、鉻、鎳、鉑、鈦、銥、銠、上述的合金、上述的組合或其它導電性佳的金屬材料。于其它實施例中，導電層136可為一非金屬材料，只要使用的材料具有導電性即可。此導電層136亦可通過前述的化學氣相沉積法(CVD)、濺射法、電阻加熱蒸發(fā)法、電子束蒸發(fā)法或其它任何適合的沉積方式形成。

繼續(xù)參見圖6，在該圖所示的實施例中，接觸插塞130是同時電連接第一導電型第二重摻雜區(qū)126及第二導電型第三重摻雜區(qū)116。詳細而言，接觸插塞130通過第一導電型第二重摻雜區(qū)126電連接至高側二極管，并同時通過第二導電型第三重摻雜區(qū)116電連接至低側二極管。換句話說，此低側二極管依序通過第二導電型埋藏層110設于第二隔離區(qū)104B中的部分及第二導電型第三重摻雜區(qū)116電連接至接觸插塞130。

相較于需使用兩個接觸插塞分別電連接高側二極管與低側二極管的半導體裝置，由于本發(fā)明圖6的實施例中高側二極管與低側二極管是位于同一隔離區(qū)，故本發(fā)明圖6的實施例僅用一個接觸插塞即可同時電連接高側二極管與低側二極管，故可減少裝置橫向使用的面積，并可進一步將半導體裝置微小化。

此外，接觸插塞132是電連接至第二導電型第一重摻雜區(qū)124。換言之，此接觸插塞132是電連接至包括第二導電型第一重摻雜區(qū)124的高側二極管。而接觸插塞 134是電連接至第二導電型第二重摻雜區(qū)114，并藉此電連接至齊納二極管。而導電層136是將接觸插塞132與接觸插塞134電連接。由此可知，高側二極管可依序通過接觸插塞132、導電層136、接觸插塞134與第二導電型第二重摻雜區(qū)114電連接至齊納二極管。

在一實施例中，基板100接地。而當半導體裝置受到較正常操作所需的電源電壓(或電流)大出甚多的靜電放電的電壓(或電流)時，此電壓(或電流)可經由上述高側二極管及齊納二極管或通過低側二極管釋放，并藉此保護半導體裝置中的元件不被破壞。詳細而言，當此靜電放電的電壓為正偏壓時，此電流可經由高側二極管及齊納二極管傳導至接地的基板釋放。而當此靜電放電的電壓為負偏壓時，電流可經由接地的基板及低側二極管流入裝置，并藉此中和為負偏壓的電壓。因此，本發(fā)明的半導體裝置可作為一靜電放電保護元件。

繼續(xù)參見圖6的實施例，本發(fā)明提供一種半導體裝置200，包括基板100，此基板100重摻雜有第一導電型。此半導體裝置200更包括設于基板100上的第二導電型外延層106，此第二導電型外延層106具有第二導電型，且第一導電型與第二導電型不同。此半導體裝置200更包括設于第二導電型外延層106上的第一導電型外延層112，此第一導電型外延層112具有第一導電型。此半導體裝置200更包括設于第二導電型外延層106中的第二導電型埋藏層110，此第二導電型埋藏層110重摻雜有第二導電型。此半導體裝置200更包括第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122，此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122自第一導電型外延層112的頂面延伸穿過第二導電型外延層106至基板100中，且第一隔離溝槽118與第三隔離溝槽122分別設于第二隔離溝槽120的相反側。第一隔離溝槽118與第二隔離溝槽120之間的區(qū)域為第一隔離區(qū)104A，而第二隔離溝槽120與第三隔離溝槽122之間的區(qū)域為第二隔離區(qū)104B。此半導體裝置200更包括設于第一隔離區(qū)104A中的第二導電型外延層106中且位于第二導電型埋藏層110之下的第一導電型第一重摻雜區(qū)108，此第一導電型第一重摻雜區(qū)108具有第一導電型，且位于第一隔離區(qū)104A中的第一導電型第一重摻雜區(qū)108與第二導電型埋藏層110是作為齊納二極管(Zener diode)。此半導體裝置200更包括設于第二隔離區(qū)104B中的第一導電型外延層112中的第二導電型第一重摻雜區(qū)124，此第二導電型第一重摻雜區(qū)124具有第二導電型。位于第二隔離區(qū)104B中的第一導電型外延層112與第二導電型第一 重摻雜區(qū)124是作為高側二極管(high-side diode)，而位于第二隔離區(qū)104B中的基板100與第二導電型外延層106是作為低側二極管(low-side diode)。

此外，此半導體裝置200更包括設于第一隔離區(qū)104A中的第一導電型外延層112中的第二導電型第二重摻雜區(qū)114，此第二導電型第二重摻雜區(qū)114具有第二導電型，且電連接齊納二極管。此半導體裝置200更包括設于第二隔離區(qū)104B中的第一導電型外延層112中的第二導電型第三重摻雜區(qū)116，此第二導電型第三重摻雜區(qū)116具有第二導電型，且電連接低側二極管。

此半導體裝置200更包括設于第二隔離區(qū)104B中的第一導電型外延層112中的第一導電型第二重摻雜區(qū)126，此第一導電型第二重摻雜區(qū)126具有第一導電型，且電連接高側二極管。此外，此半導體裝置200更包括同時電連接第一導電型第二重摻雜區(qū)126及第二導電型第三重摻雜區(qū)116的接觸插塞130。

此外，應注意的是，雖然在以上的實施例中，皆以第一導電型為P型，第二導電型為N型說明，然而，此技術領域中技術人員當可理解第一導電型亦可為N型，而此時第二導電型則為P型。

綜上所述，本發(fā)明實施例通過將高側二極管與低側二極管是位于同一隔離區(qū)，而非與齊納二極管位于同一隔離區(qū)，可更進一步降低裝置的電容并提升裝置的性能。此外，由于本發(fā)明實施例中高側二極管與低側二極管是位于同一隔離區(qū)，故本發(fā)明實施例可僅用一個接觸插塞即同時電連接高側二極管與低側二極管，因此可減少裝置橫向使用的面積，并可進一步將半導體裝置微小化。

雖然本發(fā)明的實施例及其優(yōu)點已揭露如上，但應該了解的是，任何所屬技術領域中技術人員，在不脫離本發(fā)明的精神和范圍內，當可作更動、替代與潤飾。此外，本發(fā)明的保護范圍并未局限于說明書內所述特定實施例中的工藝、機器、制造、物質組成、裝置、方法及步驟，任何所屬技術領域中技術人員可從本發(fā)明揭示內容中理解現(xiàn)行或未來所發(fā)展出的工藝、機器、制造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據(jù)本發(fā)明使用。因此，本發(fā)明的保護范圍包括上述工藝、機器、制造、物質組成、裝置、方法及步驟。另外，每一權利要求構成個別的實施例，且本發(fā)明的保護范圍也包括各個權利要求及實施例的組合。