本發(fā)明涉及一種逆變器裝置等所使用的碳化硅半導體裝置。

背景技術：

就現(xiàn)有的n溝道型SiC-金屬-氧化物-半導體場效應晶體管(metal-oxide-semiconductor field-effect transistor，MOSFET)而言，為了降低溝道電阻(導通電阻)，提出了使溝道長度變短、或者在溝道區(qū)域的整個面進行n型的離子注入等設計(專利文獻1)。

專利文獻1：日本特開昭59-149057號公報

技術實現(xiàn)要素：

但是，現(xiàn)有的SiC-MOSFET存在下述問題，即，通過以上述的方法降低溝道電阻，即降低導通電阻，從而飽和電流變大，短路耐量大幅地降低。

本發(fā)明就是為了解決上述問題而提出的，其目的在于提供一種能夠一邊抑制短路耐量的降低、一邊降低導通電阻的技術。

本發(fā)明的一個方式涉及的碳化硅半導體裝置具有：第1導電型的外延層，其形成于碳化硅半導體襯底的上表面；第2導電型的阱區(qū)域，其在所述外延層的表層局部地形成；第1導電型的源極區(qū)域，其在所述阱區(qū)域的表層局部地形成；溝道電阻調(diào)整區(qū)域，其是在所述阱區(qū)域的表層被所述源極區(qū)域和所述外延層夾著而形成的；柵極電極，其在所述溝道電阻調(diào)整區(qū)域的上表面隔著柵極絕緣膜而形成；層間絕緣膜，其形成為將所述柵極電極覆蓋；源極電極，其形成于所述層間絕緣膜的上表面以及所述源極區(qū)域的上表面；以及漏極電極，其形成于所述碳化硅半導體襯底的下表面，所述溝道電阻調(diào)整區(qū)域是，在與由所述源極區(qū)域和所述外延層夾著所述溝道電阻調(diào)整區(qū)域的方向相交叉的方向，間斷地形成第1導電型的第1雜質區(qū)域、或者第2導電型的第2雜質區(qū)域的區(qū)域，在所述溝道電阻調(diào)整區(qū)域為間斷地形成所述第1雜質區(qū)域(6)的區(qū)域的情況下，所述第1雜質區(qū)域(6)的雜質濃度比所述外延層(2)的雜質濃度高，在所述溝道電阻調(diào)整區(qū)域為間斷地形成所述第2雜質區(qū)域(6a)的區(qū)域的情況下，所述第2雜質區(qū)域(6a)的雜質濃度比所述阱區(qū)域(3)的雜質濃度高。

發(fā)明的效果

根據(jù)本發(fā)明的上述方式，能夠一邊抑制短路耐量的降低，一邊降低導通電阻。即，通過在阱區(qū)域的表層局部地形成載流子濃度不同的區(qū)域(溝道電阻調(diào)整區(qū)域)，從而電流會局部地集中于溝道電阻低的區(qū)域。于是，電流集中的部分局部地發(fā)熱,其電阻變高，因此抑制流過的電流。因而，與溝道部的載流子濃度均勻且導通電阻相同的半導體裝置相比，飽和電流得到抑制，因此短路耐量提高。

本發(fā)明的目的、特征、技術方案以及優(yōu)點通過以下的詳細說明和附圖會變得更加清楚。

附圖說明

圖1是表示實施方式涉及的碳化硅半導體裝置的構造的剖視圖。

圖2是表示實施方式涉及的碳化硅半導體裝置的構造的俯視圖。

圖3是表示實施方式涉及的碳化硅半導體裝置的另一個構造的剖視圖。

圖4是表示實施方式涉及的碳化硅半導體裝置的另一個構造的俯視圖。

圖5是表示實施方式涉及的碳化硅半導體裝置的變形例的構造的俯視圖。

圖6是表示實施方式涉及的碳化硅半導體裝置的變形例的構造的剖視圖。

具體實施方式

下面，一邊參照附圖，一邊對實施方式進行說明。此外，附圖是示意性地示出的，在不同的附圖分別示出的圖像的尺寸及位置的相互關系未必記載得準確，可以適當?shù)剡M行變更。另外，在下面的說明中，對相同的結構要素標注相同的標號而進行圖示，它們的名稱及功能也相同。因此，有時省略針對它們的詳細說明。

另外，在下面的說明中，有時使用“上”、“下”、“側”、“底”、“表”或者“背”等代表特定的位置及方向的用語，但這些用語是為了使實施方式的內(nèi)容容易理解，出于方便而使用的，與實際實施時的方向無關。

<第1實施方式>

<結構>

圖1是表示本實施方式涉及的碳化硅半導體裝置的構造的剖視圖。圖1是包含溝道電阻調(diào)整區(qū)域的SiC-MOSFET的芯片剖視圖。圖2是表示本實施方式涉及的碳化硅半導體裝置的構造的俯視圖。

半導體襯底使用SiC襯底1，在n+型的SiC襯底1的上表面形成外延生長出的n－型的SiC外延層2。

在SiC外延層2的表層局部地(選擇性地)形成p型的阱區(qū)域3。在阱區(qū)域3的表層局部地(選擇性地)形成n型的源極區(qū)域4。在源極區(qū)域4的表層形成p型的接觸區(qū)域5。

另外，在阱區(qū)域3的表層形成溝道電阻調(diào)整區(qū)域6，在俯視觀察時該溝道電阻調(diào)整區(qū)域6被源極區(qū)域4和iC外延層2夾著。

另外，橫跨源極區(qū)域4的上表面的一部分、溝道電阻調(diào)整區(qū)域6的上表面以及SiC外延層2的上表面而形成柵極電極7。柵極電極7例如由多晶硅構成。柵極電極7是隔著柵極絕緣膜8而形成的。柵極絕緣膜8例如由二氧化硅構成。

另外，將柵極絕緣膜8覆蓋而形成層間絕緣膜9。層間絕緣膜9例如由正硅酸乙酯(Tetraethyl orthosilicate，TEOS)構成。另外，在層間絕緣膜9的上表面以及源極區(qū)域4的上表面形成源極電極10。源極電極10隔著NiSi層11而形成于接觸區(qū)域5之上以及源極區(qū)域4之上。

在SiC襯底1的下表面(背面)形成漏極電極12。

溝道電阻調(diào)整區(qū)域的形成方法有2種，分別為如圖1及圖2所示的作為n型的區(qū)域而形成的方法、如圖3及圖4所示的作為高濃度的p型的區(qū)域而形成的方法。

在作為n型的區(qū)域而形成的情況下，溝道電阻調(diào)整區(qū)域6是，在與由源極區(qū)域4和SiC外延層2夾著溝道電阻調(diào)整區(qū)域6的方向相交叉的方向，間斷地形成第1導電型(n型)的雜質區(qū)域(第1雜質區(qū)域)的區(qū)域。

在作為p型的區(qū)域而形成的情況下，溝道電阻調(diào)整區(qū)域6a是，在與由源極區(qū)域4和SiC外延層2夾著溝道電阻調(diào)整區(qū)域6a的方向相交叉的方向，間斷地形成第2導電型(p型)的雜質區(qū)域(第2雜質區(qū)域)的區(qū)域。

在這里，圖3是表示本實施方式涉及的碳化硅半導體裝置的另一個構造的剖視圖。圖4是表示本實施方式涉及的碳化硅半導體裝置的另一個構造的俯視圖。

在如圖1及圖2所示的作為n型的區(qū)域而形成溝道電阻調(diào)整區(qū)域6的方法中，在MOSFET的單元內(nèi)局部地形成溝道電阻低的區(qū)域。例如，如圖2所示，在俯視觀察時將源極區(qū)域4的四周包圍而在將源極區(qū)域4包圍的邊處間斷地形成溝道電阻調(diào)整區(qū)域6。

通過這樣地形成溝道電阻調(diào)整區(qū)域6，從而降低溝道電阻。另外，在短路時流過了大電流的情況下，電流集中于溝道電阻調(diào)整區(qū)域6，電流集中的部分局部地發(fā)熱，電阻變高，因此抑制流過的電流。因而，與溝道部的濃度均勻且導通電阻相同的MOSFET相比，飽和電流得到抑制，因此短路耐量提高。

另外，通過規(guī)則地且等間隔地形成載流子濃度不同的區(qū)域，從而如果作為芯片整體來看，則電流是均勻流過的，能夠防止由于局部的電流集中而引起的芯片的破壞。

此外，溝道電阻低的溝道電阻調(diào)整區(qū)域6形成于各單元的除了所產(chǎn)生的電場變大(即，電場容易集中)的角部(將源極區(qū)域4包圍的角部)以外的地方，從而在短路時元件不易被破壞。

在圖1及圖2中例示了排列有四邊形的單元的構造，但條帶構造的單元也會產(chǎn)生同樣的效果。

另外，在圖1及圖2中示出了如下構造，即，四邊形的各單元之間的區(qū)域形成為格子狀，在該格子的相交叉的位置形成有p型的阱區(qū)域3，但也可以在該相交叉的位置不形成阱區(qū)域3。

在如圖3及圖4所示的作為高濃度的p型的區(qū)域而形成溝道電阻調(diào)整區(qū)域6a的方法中，在MOSFET的單元內(nèi)局部地形成溝道電阻高的區(qū)域。例如，如圖4所示，在俯視觀察時將源極區(qū)域4的四周包圍而在將源極區(qū)域4包圍的邊處間斷地形成溝道電阻調(diào)整區(qū)域6a。

通過這樣地形成溝道電阻調(diào)整區(qū)域6a，從而在短路時流過大電流的情況下，電流集中于除了溝道電阻調(diào)整區(qū)域6a以外的地方，電流集中的部分局部地發(fā)熱，電阻變高，因此抑制流過的電流。因而，與溝道部的濃度均勻且導通電阻相同的MOSFET相比，飽和電流得到抑制，因此短路耐量提高。

另外，通過規(guī)則地且等間隔地形成載流子濃度不同的區(qū)域，從而如果作為芯片整體來看，則電流是均勻流過的，能夠防止由于局部的電流集中而引起的芯片的破壞。

此外，溝道電阻高的溝道電阻調(diào)整區(qū)域6a形成于各單元的所產(chǎn)生的電場變大(即，電場容易集中)的角部(將源極區(qū)域4包圍的角部)，從而在短路時元件不易被破壞。

在圖3及圖4中例示了排列有四邊形的單元的構造，但條帶構造的單元也會產(chǎn)生同樣的效果。

另外，在圖3及圖4中示出了如下構造，即，四邊形的各單元之間的區(qū)域形成為格子狀，在該格子的相交叉的位置形成有p型的阱區(qū)域3，但也可以在該相交叉的位置不形成阱區(qū)域3。

摻雜于溝道電阻調(diào)整區(qū)域的材料為Al或者N。關于劑量，在Al的情況下，約為大于或等于1×10¹²[N/cm²]，優(yōu)選大于或等于1×10¹⁴[N/cm²]，該劑量是比阱區(qū)域3的雜質濃度高的濃度。另外，在N的情況下，約為小于或等于5×10¹³[N/cm²]，但該劑量是比SiC外延層2的雜質濃度高的濃度。

特別地，通過使用Al離子形成高濃度的p型的溝道電阻調(diào)整區(qū)域6a，從而使得雜質的熱擴散得到抑制，明確地形成高濃度的p型區(qū)域。這是因為，Al比B擴散系數(shù)小，在離子注入后的高溫的活化退火處理中幾乎不會進行熱擴散。

由此，溝道電阻高的區(qū)域和低的區(qū)域的邊界明確，電流容易局部地集中。

因此，在短路時流過大電流的情況下，電流集中于除了溝道電阻調(diào)整區(qū)域以外的地方，該部分局部地發(fā)熱，電阻變高，因此抑制流過的電流。因而，與溝道部的濃度均勻且導通電阻相同的MOSFET相比，飽和電流得到抑制，短路耐量提高。

此外，在圖1至圖4中示出了MOSFET的例子，但如果將n+型的襯底設為p型的襯底，則成為絕緣柵雙極晶體管(insulated gate bipolar transistor，IGBT)，IGBT也同樣會得到本發(fā)明的效果。

圖5是表示本實施方式涉及的碳化硅半導體裝置的變形例的構造的俯視圖。圖6是表示本實施方式涉及的碳化硅半導體裝置的變形例的構造的剖視圖。在圖5及圖6中示出了在條帶構造的單元(阱區(qū)域3及源極區(qū)域4在俯視觀察時為條帶形狀的單元)處作為n型的區(qū)域而形成溝道電阻調(diào)整區(qū)域6b的情況。

在如圖5及圖6所示的作為n型的區(qū)域而形成溝道電阻調(diào)整區(qū)域6b的方法中，在MOSFET的單元內(nèi)局部地形成溝道電阻低的區(qū)域。例如，如圖5所示，在俯視觀察時將源極區(qū)域4包圍而間斷地形成溝道電阻調(diào)整區(qū)域6b。

通過這樣地形成溝道電阻調(diào)整區(qū)域6b，從而降低溝道電阻。另外，在短路時流過大電流的情況下，電流集中于溝道電阻調(diào)整區(qū)域6b，電流集中的部分局部地發(fā)熱，電阻變高，因此抑制流過的電流。因而，與溝道部的濃度均勻且導通電阻相同的MOSFET相比，飽和電流得到抑制，因此短路耐量提高。

此外，溝道電阻低的溝道電阻調(diào)整區(qū)域6b形成于各單元的除了所產(chǎn)生的電場變大的角部以外的區(qū)域，從而在短路時元件不易被破壞。

<效果>

下面，例示由本實施方式實現(xiàn)的效果。

根據(jù)本實施方式，碳化硅半導體裝置具有：第1導電型的SiC外延層2；第2導電型的阱區(qū)域3；第1導電型的源極區(qū)域4；溝道電阻調(diào)整區(qū)域6或者溝道電阻調(diào)整區(qū)域6a；柵極電極7；層間絕緣膜9；源極電極10；以及漏極電極12。

SiC外延層2形成于SiC襯底1的上表面。阱區(qū)域3在SiC外延層2的表層局部地形成。源極區(qū)域4在阱區(qū)域3的表層局部地形成。溝道電阻調(diào)整區(qū)域6及溝道電阻調(diào)整區(qū)域6a是在阱區(qū)域3的表層被源極區(qū)域4和SiC外延層2夾著而形成的。柵極電極7在溝道電阻調(diào)整區(qū)域6或者溝道電阻調(diào)整區(qū)域6a的上表面隔著柵極絕緣膜8而形成。層間絕緣膜9形成為將柵極電極7覆蓋。源極電極10形成于層間絕緣膜9的上表面以及源極區(qū)域4的上表面。漏極電極12形成于SiC襯底1的下表面。

溝道電阻調(diào)整區(qū)域6是，在與由源極區(qū)域4和SiC外延層2夾著溝道電阻調(diào)整區(qū)域6的方向相交叉的方向，間斷地形成第1導電型的第1雜質區(qū)域的區(qū)域。

溝道電阻調(diào)整區(qū)域6a是，在與由源極區(qū)域4和SiC外延層2夾著溝道電阻調(diào)整區(qū)域6a的方向相交叉的方向，間斷地形成第2導電型的第2雜質區(qū)域的區(qū)域。

根據(jù)這樣的結構，能夠一邊抑制短路耐量的降低，一邊降低導通電阻。即，通過在阱區(qū)域3的表層局部地形成載流子濃度不同的區(qū)域(溝道電阻調(diào)整區(qū)域6或者溝道電阻調(diào)整區(qū)域6a)，從而電流會局部地集中于溝道電阻低的區(qū)域。于是，電流集中的部分局部地發(fā)熱，其電阻變高，因此抑制流過的電流。因而，與溝道部的載流子濃度均勻且導通電阻相同的半導體裝置相比，飽和電流得到抑制，因此短路耐量提高。

另外，溝道電阻調(diào)整區(qū)域6a的雜質濃度比阱區(qū)域3的雜質濃度高，從而各單元的角部處的電場集中得到緩和，因此能夠抑制短路耐量的降低。

另外，如果溝道電阻調(diào)整區(qū)域6設置于各單元的角部，則在電場集中于各單元的角部的情況下會發(fā)生電流集中，芯片有可能會被破壞，因此必須設置于各單元的邊處。

此外，除了這些結構以外的結構能夠適當?shù)剡M行省略，但在適當追加了本說明書所示的任意結構的情況下，也能夠產(chǎn)生上述的效果。

＜變形例＞

在上述實施方式中，有時對各結構要素的材質、材料、尺寸、形狀、相對配置關系或者實施條件等也進行了記載，但這些在全部的方面均為例示，本發(fā)明并不限于這里所記載的內(nèi)容。因此，在本發(fā)明的范圍內(nèi)，可以設想出未例示的無數(shù)的變形例。包含例如將任意結構要素進行變形的情況、或者進行省略的情況。

標號的說明

1 SiC襯底，2 SiC外延層，3阱區(qū)域，4源極區(qū)域，5接觸區(qū)域，6、6a、6b溝道電阻調(diào)整區(qū)域，7柵極電極，8柵極絕緣膜，9層間絕緣膜，10源極電極，11 NiSi層，12漏極電極。