熱調(diào)整半導體器件中的應力的制作方法
【專利摘要】本發(fā)明提供了一種熱調(diào)整半導體器件中的應力的方法，其包括：進行第一外延以在半導體襯底上生長硅鍺層；進行第二外延以在硅鍺層上生長硅層；以及進行第一氧化以氧化硅鍺層，其中生成第一硅鍺氧化區(qū)。執(zhí)行應力釋放操作以釋放由第一硅鍺氧化區(qū)引起的應力。在硅層的頂面和側壁上形成柵極介電質(zhì)。柵電極形成于柵極介電質(zhì)上方。
【專利說明】熱調(diào)整半導體器件中的應力

【技術領域】
[0001] 本發(fā)明總的來說涉及半導體領域，更具體地，涉及熱調(diào)整半導體器件中的應力。

【背景技術】
[0002] 在過去的幾十年里，半導體器件(例如金屬氧化物半導體（M0S)器件）尺寸的減小 及其固有部件的減少使得集成電路的速度、性能、密度和每個功能單位的成本得到持續(xù)改 善。
[0003] 為提高M0S器件的性能，可在M0S晶體管的溝道區(qū)引入應力以提高載流子遷移率。 一般地，期望在N型金屬氧化物半導體（NM0S)器件的溝道區(qū)中沿源極到漏極的方向引起 拉應力，而在P型金屬氧化物半導體（PM0S)器件的溝道區(qū)中沿源極到漏極的方向引起壓應 力。


【發(fā)明內(nèi)容】

[0004] 根據(jù)本發(fā)明的一個方面，提供了一種方法，包括：進行第一外延以在半導體襯底上 生長硅鍺層；進行第二外延以在硅鍺層上生長硅層；進行第一氧化以氧化硅鍺層，其中生 成第一氧化硅鍺區(qū)；執(zhí)行應力釋放操作以釋放由第一氧化硅鍺區(qū)所引起的應力；在硅層的 頂面和側壁上形成柵極介電質(zhì)；以及在柵極介電質(zhì)上方形成柵電極。
[0005] 優(yōu)選地，該方法還包括：進行第二氧化以氧化硅鍺層的內(nèi)部區(qū)域，從而形成第二氧 化硅鍺區(qū)。
[0006] 優(yōu)選地，應力釋放操作包括去除第一氧化硅鍺區(qū)，并且該去除步驟在第二氧化之 前執(zhí)行。
[0007] 優(yōu)選地，該方法還包括：以高于第一氧化硅鍺區(qū)的軟化溫度的溫度進行退火。
[0008] 優(yōu)選地，在第二氧化之后，硅鍺層全部被氧化。
[0009] 優(yōu)選地，應力釋放操作包括以高于第一氧化硅鍺區(qū)的軟化溫度的溫度對第一氧化 硅鍺區(qū)進行第一退火，并且第一退火在第二氧化的步驟之前進行。
[0010] 優(yōu)選地，第一退火在大約450°c到大約1100°C之間的溫度下進行。
[0011] 優(yōu)選地，應力釋放操作包括去除未被氧化的鍺粒子。
[0012] 根據(jù)本發(fā)明的另一方面，提供了一種方法，包括：進行第一外延以在半導體襯底上 生長硅鍺層；進行第二外延以在硅鍺層上生長硅層；進行第一氧化以氧化硅鍺層的外部， 從而形成第一氧化硅鍺區(qū)，其中氧化硅鍺層的內(nèi)部保持未被氧化；以高于第一氧化硅鍺區(qū) 的軟化溫度的溫度對第一氧化硅鍺區(qū)進行第一退火；在第一退火之后，進行第二氧化以氧 化硅鍺層的內(nèi)部，從而形成第二氧化硅鍺區(qū)；在硅層的頂面和側壁上形成柵極介電質(zhì)，其 中，在第二氧化和形成柵極介電質(zhì)的步驟之間沒有進行退火溫度高于第二氧化硅鍺區(qū)的軟 化溫度的退火；以及在柵極介電質(zhì)上方形成柵電極。
[0013] 優(yōu)選地，在第二氧化和形成柵極介電質(zhì)的步驟之間沒有進行退火。
[0014] 優(yōu)選地，該方法還包括：在第一外延和第二外延之后，圖案化硅層和硅鍺層以形成 溝槽，其中溝槽延伸進半導體襯底；用介電材料填充溝槽以形成淺溝槽隔離（STI)區(qū)；以及 使STI區(qū)凹進，直到露出硅鍺層的側壁。
[0015] 優(yōu)選地，第一退火在大約450°C到約1KKTC之間的溫度下進行。
[0016] 優(yōu)選地，該方法還包括，在第一退火之后以及在第二氧化之前：進行第三氧化以將 硅鍺層的內(nèi)部部分地氧化成為第二氧化硅鍺區(qū)；以及對第二氧化硅鍺區(qū)進行第二退火。 [0017] 優(yōu)選地，在第二氧化之后，硅鍺層全部被氧化。
[0018] 根據(jù)本發(fā)明的又一方面，提供了一種集成電路器件，包括：襯底；位于襯底上方的 氧化硅區(qū)，氧化硅區(qū)中分布有孔；覆蓋氧化硅區(qū)的硅區(qū)；位于硅區(qū)的頂面和側壁上的柵極 介電質(zhì)；以及位于柵極介電質(zhì)上方的柵電極。
[0019] 優(yōu)選地，該集成電路器件還包括：延伸進入襯底的隔離區(qū)，氧化硅區(qū)與隔離區(qū)的相 對部分之間的區(qū)域重疊，并且氧化硅區(qū)的頂面高于隔離區(qū)的頂面。
[0020] 優(yōu)選地，氧化硅區(qū)包括延伸進入隔離區(qū)的相對部分之間的區(qū)域并與隔離區(qū)的相對 部分平齊的部分。
[0021] 優(yōu)選地，柵極介電質(zhì)在氧化硅區(qū)的相對側壁上延伸。
[0022] 優(yōu)選地,孔具有大于約0· 5nm的尺寸。
[0023] 優(yōu)選地，娃區(qū)基本不含有錯。

【專利附圖】

【附圖說明】
[0024] 為了更加完整地理解實施例及其優(yōu)勢，結合附圖參考以下描述，在附圖中：
[0025] 圖1A至1J是根據(jù)一些示例性實施例的制造鰭式場效應晶體管（FinFET)的中間 階段的截面圖和立體圖。
[0026] 圖2A至2D示出了根據(jù)一些可選示例性實施例的制造 FinFET的中間階段的截面 圖。
[0027] 圖3A至3C示出了根據(jù)可選示例性實施例的制造 FinFET的中間階段的截面圖。

【具體實施方式】
[0028] 下面詳細論述了本發(fā)明的實施例的制造和使用。然而，應當理解，實施例提供了多 種可實施的構思，其能夠在多種具體環(huán)境下實施。本文所論述的具體實施例為示例性的，并 且不限制本發(fā)明的范圍。
[0029] 根據(jù)多個示例性實施例，提供了鰭式場效應晶體管（FinFETs)及其制造方法。根 據(jù)一些實施例，示出了形成FinFET的中間階段。論述了實施例的變化。在各個視圖和所示 實施例中，相同的參考標號用以指代相同的元件。
[0030] 圖1A至1J是根據(jù)一些示例性實施例的制造 FinFET的中間階段的截面圖和立體 圖。圖1A示出了襯底20的立體圖，其可以是晶圓的一部分。襯底20可為半導體襯底，其 進一步可以是硅襯底、絕緣體上硅襯底或其它半導體材料形成的襯底。襯底20可摻雜p型 或η型雜質(zhì)。
[0031] 硅鍺（SiGe)層22通過外延形成在襯底20上。因此，SiGe層22形成結晶層。在 一些實施例中，SiGe層22的鍺百分比(原子百分比)在大約10%到80%之間。然而，應當理 解，在整個描述中所列舉的值只是示例，并可改變?yōu)椴煌闹怠?br> [0032] 硅層24通過外延形成在SiGe層22上。在一些實施例中，硅層24不含有鍺，或是 基本不含鍺的大體上的純硅層，例如，鍺百分比低于1%。硅層24可摻雜p型或η型雜質(zhì)，如 硼、磷等。
[0033] 參照圖1Β，執(zhí)行蝕刻步驟以蝕刻硅層24、SiGe層22和襯底20,形成溝槽26。可 使用采取各向異性蝕刻方法的干蝕刻步驟來執(zhí)行該蝕刻，以使溝槽26的側壁基本垂直。
[0034] 下一步，如圖1C-1所示，在溝槽26 (圖1B)中形成隔離區(qū)28,其可為淺溝槽隔離 (STI)區(qū)。該形成過程可包括用介電層填充溝槽26,并進行化學機械拋光（CMP)以使介電 材料的頂面與硅層24的頂面齊平。然后使STI區(qū)28凹進。由此產(chǎn)生的STI區(qū)28的頂面 28A可低于SiGe層22的頂面。在一些實施例中，頂面28A可高于、等高或低于SiGe層22 的底面。在整個描述中，硅層24和SiGe層22的高于STI區(qū)28的頂面28A的部分在下文 中被稱為鰭30。
[0035] 圖1C-2示出了圖1C-1中結構的立體圖，其中圖1C-1中的截面圖獲自包含圖1C-2 中的線1C-1-1C-1的垂直面?；蛘哒f，如果從源極到漏極的方向畫一條線(未示出），那么圖 1C-1所示的垂直面與這條線垂直。
[0036] 參照圖1D-1和1D-2,分別是形成的偽柵極32和間隔件33的立體圖和截面圖。偽 柵極32可由諸如多晶硅的材料制成，然而也可使用其它材料。在一些實施例中，偽柵極32 具有包含多層的復合結構，并可包括諸如作為底層（未示出）的氮化硅層和/或氧化硅層以 及底層上方的頂層(未示出），頂層例如可為多晶硅層。偽柵極32的頂面32A高于半導體鰭 30的頂面。偽柵極32的形成可包括形成覆蓋偽柵極層、執(zhí)行CMP以使覆蓋偽柵極層的頂面 變得平整以及使覆蓋偽柵極層圖案化。覆蓋層的剩余部分為偽柵極32。偽柵極32覆蓋半 導體鰭30的中間部分30B，而半導體鰭30的相對端部30A未被覆蓋。偽柵極32的縱向還 可以與半導體鰭30的縱向基本垂直。在一些實施例中，間隔件33形成于偽柵極32的側壁 上。
[0037] 圖1D-2示出了圖1D-1中結構的截面圖，其中該截面圖獲自包含圖1D-1的線 1D-2-1D-2的垂直面。在一些實施例中，在形成偽柵極32和間隔件33之后，鰭32的暴露部 分被蝕刻以形成凹槽，接著通過外延在凹槽中生成半導體材料以形成外延區(qū)34。在一些實 施例中，外延區(qū)34包含硅、磷化硅等，并重摻雜有η型雜質(zhì)(如，磷)。還可進行注入以對硅 層24的暴露部分(鰭部分30Α)進行摻雜，從而形成源極和漏極區(qū)34 (在下文中被稱為源極 /漏極區(qū))，其η型雜質(zhì)的濃度介于約lE19/cm3到約lE21/cm3之間。雖然圖1D-1中示出源 極/漏極區(qū)34的側壁是直的，但是它們也可以是傾斜的。例如，源極/漏極區(qū)34在截面圖 中也可具有鏟形。
[0038] 圖1E示出了在形成層間電介質(zhì)（ILD)36形成之后的結構的立體圖。ILD36由諸 如磷硅酸鹽玻璃（PSG)、硼硅酸鹽玻璃（BSG)、摻硼磷硅酸鹽玻璃（BPSG)、旋涂式玻璃等的 介電材料形成。執(zhí)行CMP以使ILD36的頂面與偽柵極32的頂面齊平。因此，源極/漏極區(qū) 34被埋在ILD36下方。
[0039] 下一步，如圖1F所示，偽柵極32通過蝕刻步驟被去除，從而在間隔件33之間的 ILD36中形成凹槽38。半導體鰭30的中間部分30B暴露于凹槽38。在偽柵極32為復合柵 極的實施例中，偽柵極32的底層(如氮化硅層）可在蝕刻偽柵極32的頂層(如多晶硅層）時 用作蝕刻停止層。偽柵極32的底層可在去除偽柵極32的頂層之后被去除。
[0040] 接下來示出的圖1G至1J獲自包含圖IF的線CW-CW的同一垂直面。或者說，圖 1G至1J的截面圖沿著溝道的寬度方向并穿過所得到的FinFET的溝道截面。參照圖1G，進 行第一氧化，從而使得SiGe層22的外部被氧化，而SiGe層22的內(nèi)部未被氧化。硅層24 也被部分氧化。然而，硅層24的氧化率遠低于(有時低30倍)SiGe層22的氧化率。因此， 硅層24表面上產(chǎn)生的氧化層（未示出）非常薄(可能具有小于5埃的厚度)，而在此未示出。 例如，通過使用氧化爐將對應的晶圓暴露于氧氣來進行氧化，其中氧化溫度在大約500°C到 600°C之間。可選地，可在低溫條件下(例如，大約20°C到80°C之間)利用化學氧化方法進行 氧化，例如使用過氧化氫（H 202)溶液。因此，形成氧化硅鍺（SiGeOx)區(qū)40A(圖1J中SiGeO x 區(qū)40的一部分）。值X代表氧的百分比可能變化。在一些實施例中，剩余的SiGe層22的 寬度W2小于氧化前SiGe層22的寬度W1 (圖1C-1)的70%。W1也可以是硅層24的寬度。 然而，應當理解，在整個描述中所列舉的值只是實例，還可改變?yōu)椴煌闹?。取決于SiGe層 22自STI區(qū)28的頂面28A向下延伸的深度，SiGe層22可能有一部分殘留在SiGe0 xg40A 下面并被SiGeOx區(qū)40A覆蓋。可選地，SiGe層22沒有大量的部分殘留在SiGeOx區(qū)40A下 面并被SiGe0 xg40覆蓋。
[0041] 由于氧化，SiGeOx區(qū)40A的體積大于SiGe層22的形成該SiGeO x區(qū)40A的部分的 體積。因此，材料的膨脹導致產(chǎn)生橫向應力和垂直應力，橫向應力促使源極/漏極區(qū)34(圖 1D-2)彼此分開，而垂直應力推高硅層24,其中硅層24形成所得到FinFET的溝道。
[0042] 在氧化之后，進行退火。在高溫且無氧的環(huán)境下進行退火。在一些實施例中，退火 在大約450°C到1100°C之間的溫度下進行。氧化硅鍺可具有高于450°C的軟化溫度。區(qū)的軟 化溫度是指當以該溫度對該區(qū)退火時，氧化硅鍺區(qū)開始軟化并部分液化的溫度。如果該區(qū) 以低于對應軟化溫度的溫度退火，則該區(qū)不被軟化。氧化鍺具有高于450°C的軟化溫度，氧 化硅具有高于ll〇〇°C的軟化溫度，而氧化硅鍺具有大約450°C到1100°C之間的軟化溫度。 鍺百分比高的氧化硅鍺比鍺百分比低的氧化硅鍺具有更低的軟化溫度。因此，通過選擇大 約450°C到1KKTC之間的合適溫度作為退火溫度，SiGe0 xg40A被軟化。可以發(fā)現(xiàn)，氧化硅 鍺的軟化溫度與鍺百分比相關。表1示出了硅鍺區(qū)的大概軟化溫度，其中最優(yōu)退火溫度可 通過參照表1和SiGeO x區(qū)40A的鍺百分比找到。
[0043] 表 1
[0044]

【權利要求】
1. 一種方法，包括： 進行第一外延以在半導體襯底上生長硅鍺層； 進行第二外延以在所述硅鍺層上生長硅層； 進行第一氧化以氧化所述硅鍺層，其中生成第一氧化硅鍺區(qū)； 執(zhí)行應力釋放操作以釋放由所述第一氧化硅鍺區(qū)所引起的應力； 在所述硅層的頂面和側壁上形成柵極介電質(zhì)；以及 在所述柵極介電質(zhì)上方形成柵電極。
2. 根據(jù)權利要求1所述的方法，還包括：進行第二氧化以氧化所述硅鍺層的內(nèi)部區(qū)域， 從而形成第二氧化硅鍺區(qū)。
3. 根據(jù)權利要求2所述的方法，其中，所述應力釋放操作包括去除所述第一氧化硅鍺 區(qū)，并且該去除步驟在所述第二氧化之前執(zhí)行。
4. 根據(jù)權利要求2所述的方法，其中，所述方法還包括： 以高于所述第一氧化硅鍺區(qū)的軟化溫度的溫度進行退火。
5. 根據(jù)權利要求2所述的方法，其中，在所述第二氧化之后，所述硅鍺層全部被氧化。
6. 根據(jù)權利要求2所述的方法，其中，所述應力釋放操作包括以高于所述第一氧化硅 鍺區(qū)的軟化溫度的溫度對所述第一氧化硅鍺區(qū)進行第一退火，并且所述第一退火在所述第 二氧化的步驟之前進行。
7. 根據(jù)權利要求6所述的方法，其中，所述第一退火在大約450°C到大約1100°C之間的 溫度下進行。
8. 根據(jù)權利要求1所述的方法，其中，所述應力釋放操作包括去除未被氧化的鍺粒子。
9. 一種方法，包括： 進行第一外延以在半導體襯底上生長硅鍺層； 進行第二外延以在所述硅鍺層上生長硅層； 進行第一氧化以氧化所述硅鍺層的外部，從而形成第一氧化硅鍺區(qū)，其中所述氧化硅 鍺層的內(nèi)部保持未被氧化； 以高于所述第一氧化硅鍺區(qū)的軟化溫度的溫度對所述第一氧化硅鍺區(qū)進行第一退 火； 在所述第一退火之后，進行第二氧化以氧化所述硅鍺層的內(nèi)部，從而形成第二氧化硅 鍺區(qū)； 在所述硅層的頂面和側壁上形成柵極介電質(zhì)，其中，在所述第二氧化和形成所述柵極 介電質(zhì)的步驟之間沒有進行退火溫度高于所述第二氧化硅鍺區(qū)的軟化溫度的退火；以及 在所述柵極介電質(zhì)上方形成柵電極。
10. -種集成電路器件，包括： 襯底； 位于所述襯底上方的氧化硅區(qū)，所述氧化硅區(qū)中分布有孔； 覆蓋所述氧化硅區(qū)的硅區(qū)； 位于所述硅區(qū)的頂面和側壁上的柵極介電質(zhì)；以及 位于所述柵極介電質(zhì)上方的柵電極。
【文檔編號】H01L21/336GK104299909SQ201310452511
【公開日】2015年1月21日 申請日期:2013年9月27日 優(yōu)先權日:2013年7月17日
【發(fā)明者】讓-皮埃爾·科林格, 江國誠, 張廣興, 吳志強, 王志豪, 卡洛斯·H.·迪亞茲 申請人:臺灣積體電路制造股份有限公司