專利名稱：具有鈍化區(qū)段的半導體元件及其制造方法
技術領域：
本發(fā)明關于一種半導體元件、半導體封裝結構及半導體工藝，詳言之，關于一種具有圖案化鈍化層的半導體元件、具有該半導體元件的半導體封裝結構及該半導體元件的半導體工藝。
背景技術：
已知半導體晶圓具有至少一鈍化層位于其一表面上，以將該表面隔絕外界的電性及化學環(huán)境。該半導體晶圓的材質與該鈍化層的材質不同，且其具有不同的熱膨脹系數(shù)(Coefficient of Thermal Expansion, CTE)。因此，材質的不一致會導致該半導體晶圓的翹曲。因此，有必要解決上述問題。

發(fā)明內容
本發(fā)明的一實施例關于一種半導體元件，其包括一晶粒、一第一鈍化層(Passivation Layer)、一金屬布線層(Metal Routing Layer)及一第二鈍化層。該晶粒具有一第一表面及一第二表面。該第一鈍化層位于該晶粒的第二表面，且具有數(shù)個第一區(qū)段。該等第一區(qū)段的其中之一具有一第一寬度。該金屬布線層位于該第一鈍化層上，且具有數(shù)個第二區(qū)段。該等第二區(qū)段的其中之一具有一第二寬度。該第二鈍化層位于該金屬布線層上，且具有數(shù)個第三區(qū)段。該等第三區(qū)段的其中之一具有一第三寬度。該等第二區(qū)段位于該等第一區(qū)段及該等第三區(qū)段之間，且該第二寬度等于或小于該第一寬度及該第三寬度。本發(fā)明的另一實施例關于一種半導體封裝結構，其包括一下基板、一半導體元件、一上半導體元件及一封膠材料。該半導體元件位于該下基板上，且包括一晶粒、至少一導電通道、一第一鈍化層、一金屬布線層及一第二鈍化層。該晶粒具有一第一表面及一第二表面。該導電通道位于該晶粒內且被一襯層所圍繞。該第一鈍化層位于該晶粒的第二表面，且具有數(shù)個第一區(qū)段。該等第一區(qū)段的其中之一具有一第一寬度。該金屬布線層位于該第一鈍化層上，且具有數(shù)個第二區(qū)段。該等第二區(qū)段的其中之一具有一第二寬度。該第二鈍化層位于該金屬布線層上，且具有數(shù)個第三區(qū)段。該等第三區(qū)段的其中之一具有一第三寬度。該等第二區(qū)段位于該等第一區(qū)段及該等第三區(qū)段之間，且該第二寬度等于或小于該第一寬度及該第三寬度。該上半導體元件位于該半導體元件上，且電性連接至該導電通道。該封膠材料包覆該下基板、該半導體元件及該上半導體元件。本發(fā)明的另一實施例關于一種半導體工藝，包括以下步驟:(a)提供一半導體晶圓，該半導體晶圓具有一第一表面及一第二表面；(b)形成一第一鈍化層于該半導體晶圓的第二表面；(C)形成一金屬布線層于該第一鈍化層上，其中該金屬布線層具有數(shù)個第二區(qū)段，該等第二區(qū)段的其中之一具有一第二寬度；(d)圖案化該第一鈍化層以形成數(shù)個第一區(qū)段，該等第一區(qū)段的其中之一具有一第一寬度，其中該第二寬度等于或小于該第一寬度；(e)形成一第二鈍化層于該金屬布線層上 '及(f)圖案化該第二鈍化層以形成數(shù)個第三區(qū)段，該等第三區(qū)段的其中之一具有一第三寬度，其中該第三寬度大于或等于該第二寬度。在本實施例中，該第一鈍化層及該第二鈍化層并不完全覆蓋該半導體晶圓第二表面全部面積。因此，因該半導體晶圓及該等鈍化層間熱膨脹系數(shù)不一致所導致該半導體晶圓的翹曲可以減少。


圖1顯示本發(fā)明半導體元件的一實施例的剖視示意圖；圖2顯示半導體元件在工藝中沿著圖1中線2-2的剖視示意圖；圖3至圖17顯示本發(fā)明制造半導體元件的半導體工藝的一實施例的示意圖；圖18顯示本發(fā)明半導體封裝結構的一實施例的剖視示意圖；圖19至圖22顯示本發(fā)明制造半導體封裝結構的半導體工藝的另一實施例的示意圖；及圖23至圖27顯示本發(fā)明制造半導體封裝結構的半導體工藝的另一實施例的示意圖。
具體實施例方式參考圖1，顯示本發(fā)明半導體元件的一實施例的剖視示意圖。該半導體元件I包括一晶粒10、至少一導電通道(Conductive Via) 14形成于該晶粒10內、至少一通道接點(ViaContact) 20、至少一外部接點(External Contact) 22、一重布層(Redistribution Layer,RDL) 33及至少一球下金屬層接點(UBM Contact) 38。該晶粒10具有一主動表面101及一非主動表面102，本實施例中，該主動表面101亦為第一表面101，該非主動表面102亦為第二表面102。該晶粒10可以由一半導體材料(例如:硅、鍺、砷化鎵等)所制成。一集成電路(圖中未示)形成于該半導體晶粒10，較佳地，該集成電路鄰接于該第一表面101。該主動表面101具有數(shù)個該等通道接點20，該等通道接點20位于該主動表面101上，且不但做為連接至對應導電通道14的連接點，而且也做為連接至該集成電路的輸入/輸出。該非主動表面102位于相對該主動表面101。一外部連接元件22位于該通道接點20上。該外部連接元件22可以例如是一銅柱(Copper Pillar)、一焊料凸塊(Solder Bump)或一銅柱與焊料的堆迭結構?；蛘?，該晶粒10之內也可以不具有集成電路，因此，其本身可做為一具有該等導電通道14的中介板(Interp0ser)。在此情況下，該晶粒10將不會具有”主動表面”及”非主動表面”，其僅分別具有”下表面101”及”上表面102”。每一導電通道14位于該晶粒10內，且該等導電通道14的側壁被一環(huán)狀絕緣襯層(Liner)24所圍繞。該導電通道14可以由一導電材質(例如銅或其他金屬)所制成。該絕緣襯層24由一絕緣材質(例如:非導電聚合物(包含聚酰亞胺(Polyimide，PI)、環(huán)氧樹脂(Epoxy)或苯環(huán)丁烯(Benzocyclobutene, BCB)),或無機材料(例如二氧化娃(SiO2)))所制成。該導電通道14從該主動表面101貫穿該晶粒10至該非主動表面102。在本實施例中，該導電通道14的上表面實質上與該絕緣襯層24的上表面共平面。該重布層33由一第一鈍化層(Passivation Layer) 12、一金屬布線層(MetalRouting Layer) 28及一第二鈍化層30所組成。每一層皆被圖案化以形成該重布層33繞線的相關區(qū)段，其相關敘述將于底下參考圖2時一起描述。該第一鈍化層12位于該晶粒10的非主動表面102，且被圖案化以具有數(shù)個第一區(qū)段121。該第一鈍化層12可以是非導電聚合物，例如聚酰亞胺(Polyimide, PI)、環(huán)氧樹脂(Epoxy)、聚苯惡唑(Polybenzoxazole, PBO)或苯環(huán)丁烯(Benzocyclobutene, BCB);或者，無機鈍化層，例如二氧化硅(SiO2)也可以使用。在本實施例中，該第一鈍化層12為一光敏感聚合物，例如苯環(huán)丁烯(Benzocyclobutene, BCB)。該金屬布線層28，例如一圖案化的銅層，位于該第一鈍化層12上及該導電通道14及該襯層24的突出端上，且具有數(shù)個第二區(qū)段281。在本實施例中，該第二區(qū)段281的一端覆蓋該導電通道14的上表面及該襯層24的突出部分，使得該金屬布線層28接觸且電性連接該導電通道14。該第二鈍化層30位于該金屬布線層28上，且被圖案化以具有數(shù)個第三區(qū)段301。該第二鈍化層30可以是非導電聚合物,例如聚酰亞胺(Polyimide,PI)、環(huán)氧樹脂(Epoxy)、聚苯惡唑(Polybenzoxazole, PB0)或苯環(huán)丁烯(Benzocyclobutene, BCB);或者，無機純化層，例如二氧化硅(SiO2)也可以使用。在本實施例中，該第二鈍化層30為一光敏感聚合物，例如苯環(huán)丁烯(Benzocyclobutene, BCB)。第二鈍化層30的材質與該第一鈍化層12的材質可以相同或不同。在本實施例中，該第二鈍化層30更具有一開口 302以顯露該金屬布線層28的第二區(qū)段281的另一端。該球下金屬層38位于該開口 302中以接觸該金屬布線層28的第二區(qū)段281。在本實施例中，一晶種層(Seedlayer)設置于該球下金屬層38及該第二區(qū)段281之間。在本實施例中，該球下金屬層38包括一第一層、一第二層、一第三層及一第四層。該第一層位于該晶種層上，該第二層位于該第一層上，該第三層位于該第二層上，且該第四層位于該第三層上。該第一層為銅，該第二層為鎳，該第三層為鈀，且該第四層為金。然而，在其他實施例中，該球下金屬層38包括一第一層、一第二層及一第三層。該第一層為銅，該第二層為鎳，且該第三層為錫/銀合金。該導電通道14連同該襯層24突出于該晶粒10的該非主動面102而且突出于該第一鈍化層12。該導電通道14的上表面物理連接及電性連接該金屬布線層28。因此，形成一導電路徑，該導電路徑從該接點20經(jīng)由該導電通道14及該金屬布線層28至該球下金屬層38。該導電路徑允許其他電子裝置(圖中未示)耦合至該非主動面102及該球下金屬層38以和耦合至該主動表面101的裝置或印刷電路板(PCBs)(圖中未示)連通。參考圖2，顯示半導體元件在工藝中沿著圖1中線2-2的剖視示意圖。由于該半導體晶圓11及該等鈍化層12，30的熱膨脹系數(shù)(CTE)不一致，該半導體晶圓11的翹曲會是一個重要的課題，尤其是當該半導體晶圓11的厚度在50-100微米(microns)范圍內，且該第一鈍化層12的厚度在5-10微米(micixms)范圍內。通常，薄晶圓的翹曲問題比已知厚度的晶圓更為嚴重。翹曲發(fā)生在該鈍化層固化過程中加熱及冷卻步驟。該鈍化層的固化溫度約為250°C。在冷卻步驟中，溫度從250°C下降至室溫，因此，該鈍化層收縮程度大于該半導體晶圓收縮程度，因而導致翹曲。由于該半導體晶圓11非常薄，上述翹曲使得覆晶晶片很難可靠地接合至該半導體晶圓11的硅穿通道(TSV)。然而，如下所述，形成數(shù)個區(qū)段121 (或形成一不連續(xù)的聚合物層)可經(jīng)由分割整個鈍化層以釋放應力(Stress)，且可有效地改善晶圓級翹曲，同時與晶圓廠所實施的昂貴技術相比，此方法對封裝廠而言具有價格上的優(yōu)勢。該等第二區(qū)段281位于該等第一區(qū)段121及該等第三區(qū)段301之間。該第一區(qū)段121具有一第一寬度W1,該第二區(qū)段281具有一第二寬度W2,且該第三區(qū)段301具有一第三寬度W3。該第二寬度W2等于或小于該第一寬度W1及該第三寬度W3。在本實施例中，該第二寬度W2小于該第一寬度W1，且該第一寬度W1與該第二寬度W2的比值(W1ZW2)為I至2，較佳地，該比值為I至1.5。該第三寬度W3與該第一寬度W1相等。關于上述寬度比值，有二種制造方式會影響其數(shù)值的選定。在第一種情況中，當重布層由一高精度定位機器(例如步進機(Stepper))所形成，該第一寬度W1與該第二寬度W2的比值R1可以控制在I < R1 < 2的范圍內。該第一寬度W1、該第二寬度W2與該第三寬度W3的準確控制可以提供一邊界條件R1 = I。因此，達到最大的翹曲改善效率且達到所需的絕緣。此外，在目前或未來的微間距(Fine Pitch)設計，由于跡線(Trace)的寬度與跡線彼此間的距離相等(例如:IOii m/10 iim)，該邊界條件R1 < 2由跡線間之間距(Pitch)所定義。如果R1等于2，將不會有任何段落存在。在第二種情況中，當重布層由一較不精確的機器(例如對準器(Aligner))所形成，由于該機器的對準誤差，該第一寬度W1與該第二寬度W2的比值R1可以限縮在1.2 < R1< 2的范圍內。因此,將該第一寬度W1設計成大于該第二寬度W2是較為有利的。為了使該金屬布線層28及該晶粒10之間絕緣，必須設置該鈍化層12于該金屬布線層28及該晶圓11之間。由于該半導體晶圓11及該鈍化層12的熱膨脹系數(shù)不一致，該半導體晶圓11的翹曲發(fā)生在該鈍化層固化過程中加熱及冷卻步驟。該鈍化層12的固化溫度約為250°C。在冷卻步驟中，溫度從250°C下降至室溫，因此，該鈍化層12收縮程度大于該半導體晶圓11收縮程度；因此，該半導體晶圓11具有向上翅曲的行為(Upswept WarpageBehavior)。在本實施例中，該半導體晶圓11的厚度約為50 ii m 100 y m,且該鈍化層12的厚度約為5iim lOiim。因此，該半導體晶圓11的翹曲問題比普通厚度的晶圓更為嚴重。
為了控制該半導體晶圓11的翹曲問題及釋放該鈍化層12在加熱及冷卻步驟的部份應力，該鈍化層12需要被圖案化以形成數(shù)個第一區(qū)段121。因此，該第一鈍化層12及該第二鈍化層30并不完全覆蓋該半導體晶圓11第二表面102全部面積，且該第一鈍化層12及該第二鈍化層30分別位于該重布層的正下方及正上方。在本實施例中，該第二寬度W2等于或小于該第一寬度W1，且該第一寬度W1與該第二寬度W2的比值(W1Z^2)為I至2。當該第一寬度W1與該第二寬度W2的比值(W1Z^2)為I時，該鈍化層12的面積為最小，且翹曲控制效果為最大。當該第一寬度W1與該第二寬度W2的比值(W1Z^2)為2時，任二個第一區(qū)段121之間將沒有足夠的開口，且將不會有翹曲控制效果。在本實施例中，該第三寬度W3與該第一寬度W1相等，以達到該金屬布線層28與其他電性元件(圖中未示)間所需的電性絕緣。參考圖3至圖17，顯示本發(fā)明制造半導體元件的半導體工藝的一實施例的示意圖。參考圖3,提供一半導體晶圓11。該半導體晶圓11具有一第一主動表面101、一第二非主動表面102及至少一導電通道14。該半導體晶圓11可以由一半導體材料(例如:硅、鍺、砷化鎵等)所制成，且該導電通道14由一適當導電材質(例如銅)所制成。在本實施例中，該半導體晶圓11完整制成以包含一集成電路(圖中未示)。然而，可以理解的是，該半導體晶圓11也可以是一中介板，其僅具有該導電通道14。為了避免將導電金屬直接置放于該半導體材料上，一絕緣襯層24具有絕緣材質，例如:非導電聚合物(包含聚酰亞胺(Polyimide, PI)、環(huán)氧樹脂(Epoxy)或苯環(huán)丁烯(Benzocyclobutene, BCB),或無機材料,例如二氧化硅(SiO2),形成于該半導體材料及該導電通道14之間。在本實施例中，該通道接點20位于該主動表面101上。該外部連接元件22位于該通道接點20上，且電性連接至該導電通道14。該外部連接元件22可以例如是一銅柱、一焊料凸塊或一銅柱與焊料的堆迭結構。另外，提供一第一載體31，其可以是一半導體材料或絕緣材料(例如玻璃)。該第一載體31的一表面上具有一黏膠32。參考圖4，該第一載體31附著至該半導體晶圓11的第一主動表面101，且該半導體晶圓11利用該黏膠32黏附至該第一載體31。在本實施例中，該等外部連接元件22鑲嵌在該黏膠32內，且該黏膠32的厚度大于該等外部連接元件22的厚度。參考圖5,于該半導體晶圓11的第二非主動表面102進行表面處理。利用研磨及/或蝕刻方式薄化該半導體晶圓11的第二非主動表面102，以從該第二非主動表面102移除部份該半導體晶圓11，且該導電通道14突出于該半導體晶圓11的第二非主動表面102。因此，該導電通道14的末端(其可能包含該襯層24)顯露出。參考圖6,利用例如積層工藝(Laminating Process)或旋轉涂布工藝(SpinCoating Process)形成一第一鈍化層12于該第二非主動表面102,以覆蓋該等導電通道14的末端。該第一鈍化層12可以是非導電聚合物，例如聚酰亞胺(Polyimide，PI)、環(huán)氧樹脂(Epoxy)、聚苯惡唑(Polybenzoxazole, PB0)或苯環(huán)丁烯(Benzocyclobutene, BCB);或者，無機鈍化層，例如二氧化硅(SiO2)也可以使用。在本實施例中，該第一鈍化層12可以是一光敏感聚合物，例如苯環(huán)丁烯(Benzocyclobutene, BCB),且利用旋轉涂布(Spin Coating)或噴射涂布(Spray Coating)而形成。參考圖7，利用研磨及/或蝕刻方式薄化該第一鈍化層12，使得該導電通道14的末端突出于該第一鈍化層12。亦即，部份該第一鈍化層12保留在該半導體晶圓11的第二非主動表面102，且填滿或交錯在該等末端間的區(qū)域。參考圖8，顯示圖7的局部放大示意圖。參考圖9，利用光微影工藝(Photolithography Process)圖案化該第一鈍化層12使其具有數(shù)個第一區(qū)段121。參考圖10，顯示圖9中沿著線10-10的剖視示意圖。該第一區(qū)段121具有一第一寬度I。參考圖11，濺鍍一晶種層16，例如鈦/銅層或鈦/鎢層，于該第一鈍化層12、該等導電通道14、該等襯層24及該半導體晶圓11的第二非主動表面102上。接著，形成一光阻層26于該晶種層16上，且形成數(shù)個開口 261于該光阻層26中。參考圖12，電鍍一金屬布線層28，例如銅層，于該晶種層16上且僅位于該等開口261中。接著,利用光阻剝除器(Photo-resist Striper)移除該光阻層26,且利用干蝕刻或濕蝕刻移除位于該金屬布線層28之外的部分晶種層16，使得該金屬布線層28具有數(shù)個第二區(qū)段281。該第二區(qū)段281的一端覆蓋該導電通道14的上表面及該襯層24的突出部分。
參考圖13，顯示圖12中沿著線13-13的剖視示意圖。該第二區(qū)段281具有一第二寬度w2。該第二寬度W2等于或小于該第一寬度Wp在本實施例中，該第二寬度W2小于該第一寬度W1，且該第一寬度W1與該第二寬度W2的比值(W1Z^2)為I至2，較佳地，該比值為I 至 1.5。參考圖14，形成一第二鈍化層30于該金屬布線層28、該第一鈍化層12及該半導體晶圓11的第二非主動表面102上。該第二鈍化層30可以是非導電聚合物，例如聚酰亞胺(Polyimide, PI)、環(huán)氧樹脂(Epoxy)、聚苯惡唑(Polybenzoxazole, PB0)或苯環(huán)丁烯(Benzocyclobutene,BCB);或者,無機鈍化層,例如二氧化娃(SiO2)也可以使用。在本實施例中，該第二鈍化層30可以是一光敏感聚合物,例如苯環(huán)丁烯(Benzocyclobutene, BCB)。該第二鈍化層30的材質與該第一鈍化層12的材質可以相同或不同。接著，利用光微影工藝圖案化該第二鈍化層30使其具有數(shù)個第二區(qū)段301及至少一開口 302。該開口 302顯露該金屬布線層28的第二區(qū)段281的另一端。該第一鈍化層12、該金屬布線層28及該第二鈍化層30形成該重布層33。 參考圖15，顯示圖14中沿著線15-15的剖視示意圖。該第三區(qū)段301具有一第三寬度W3。該第二寬度W2等于或小于該第三寬度W3。在本實施例中，該第三寬度W3等于該第一寬度W1，且該第二寬度W2小于該第三寬度W3。在本實施例中，該第一鈍化層12及該第二鈍化層30被圖案化。因此，該第一鈍化層12及該第二鈍化層30并不完全覆蓋該半導體晶圓11第二表面102全部面積，且該第一鈍化層12及該第二鈍化層30僅分別位于該金屬布線層28的正下方及正上方。因此，因該半導體晶圓11及該等鈍化層12，30間熱膨脹系數(shù)不一致所導致該半導體晶圓11的翹曲可以減少。參考圖16，濺鍍一晶種層34于該第二鈍化層30及該半導體晶圓11的第二非主動表面102上，以接觸該金屬布線層28的第二區(qū)段281。形成一光阻層36于該晶種層34上。接著，形成數(shù)個開口 361于該光阻層36中以顯露該等開口 302。參考圖17,形成一球下金屬層38于該晶種層34上且位于該開口 361中。在本實施例中，該球下金屬層38包括一第一層、一第二層、一第三層及一第四層。該第一層位于該晶種層34上，該第二層位于該第一層上，該第三層位于該第二層上，且該第四層位于該第三層上。該第一層為銅，該第二層為鎳，該第三層為鈀，且該第四層為金。然而，在其他實施例中，該球下金屬層38包括一第一層、一第二層及一第三層。該第一層為銅，該第二層為鎳，且該第三層為錫/銀合金。接著，移除該光阻層36，且移除位于該球下金屬層38之外的部分晶種層34。接著，切割該半導體晶圓11，以制得數(shù)個半導體元件I (如圖1所示)。參考圖18，顯示本發(fā)明半導體封裝結構的一實施例的剖視示意圖。該半導體封裝結構2包括一下基板44、一半導體元件1、一上半導體元件50及一封膠材料52。該下基板44為，例如，一有機基板。該半導體元件I與圖1所示的半導體元件I相同，且位于該下基板44上。該上半導體元件50位于該半導體元件I上，且其一表面上具有至少一上外部連接元件501。該球下金屬層38接觸該上外部連接元件501。該封膠材料52包覆該下基板44、該半導體元件I及該上半導體元件50。在本實施例中，該封裝結構2更包括一底膠46、一非導電聚合物48及數(shù)個焊球54。該底膠46位于該半導體元件I及該下基板44之間，以保護該等外部連接元件22。該非導電聚合物48位于該上半導體元件50及該半導體元件I之間。該等焊球54位于該下基板44的底面。參考圖19至圖22，顯示本發(fā)明制造半導體封裝結構的半導體工藝的另一實施例的示意圖。參考圖19，提供一第二載體40及一下基板44。該下基板44利用一黏接層42附著至該第二載體40。參考圖20,該半導體元件I被一接合頭(Bonding Head)(圖中未示)選取后連接至該下基板44。一底膠46形成于該半導體元件I及該下基板44之間，以保護該等外部連接元件22。參考圖21，形成一非導電聚合物48于該第二鈍化層30上，且堆迭一上半導體元件50于該半導體元件I上。同時，該球下金屬層38接觸該上半導體元件50的一上外部連接元件501 (例如,焊球)。參考圖22，形成一封膠材料52，以包覆該下基板44、該半導體元件I及該上半導體元件50。接著，移除該第二載體40及該黏接層42，且形成數(shù)個焊球54于該下基板44的底面。此時，即制得圖18的該半導體封裝結構2。參考圖23至圖27，顯示本發(fā)明制造半導體封裝結構的半導體工藝的另一實施例的示意圖。本實施例的半導體工藝接續(xù)圖8。參考圖23，濺鍍一晶種層16，例如鈦/銅層或鈦/鎢層，于該第一鈍化層12、該等導電通道14及該等襯層24上。接著，形成一光阻層26于該晶種層16上，且形成數(shù)個開口 261于該光阻層26中。參考圖24，電鍍一金屬布線層28，例如銅層，于該晶種層16上且僅位于該等開口261中。接著，利用光阻剝除器移除該光阻層26，且利用干蝕刻或濕蝕刻移除位于該金屬布線層28之外的部分晶種層16，使得該金屬布線層28具有數(shù)個第二區(qū)段281。該第二區(qū)段281的一端覆蓋該導電通道14的上表面及該襯層24的突出部分。參考圖25，顯示圖24中沿著線25_25的剖視示意圖。該第二區(qū)段281具有一第二寬度W2。要注意的是，此時，該第一鈍化層12仍完全覆蓋該半導體晶圓11第二表面102全部面積。參考圖26，利用該等第二區(qū)段281做為光罩蝕刻該第一鈍化層12，以圖案化該第一鈍化層12使其具有數(shù)個第一區(qū)段121。參考圖27，顯示圖26中沿著線21-21的剖視示意圖。該第一區(qū)段121具有一第一寬度Wp該第二寬度W2大致上等于該第一寬度Wp本實施例的接續(xù)步驟和圖14至圖17的步驟相同。惟上述實施例僅為說明本發(fā)明的原理及其功效，而非用以限制本發(fā)明。因此，習于此技術的人士對上述實施例進行修改及變化仍不脫本發(fā)明的精神。本發(fā)明的權利范圍應如權利要求書所列。
權利要求
1.一種半導體元件，其特征在于，包括: 一晶粒，具有一第一表面及一第二表面； 一第一鈍化層，位于該晶粒的第二表面，且具有數(shù)個第一區(qū)段，所述第一區(qū)段的其中之一具有一第一寬度； 一金屬布線層，位于該第一鈍化層上，且具有數(shù)個第二區(qū)段，所述第二區(qū)段的其中之一具有一第二寬度；及 一第二鈍化層，位于該金屬布線層上，且具有數(shù)個第三區(qū)段，所述第三區(qū)段的其中之一具有一第三寬度； 其中所述第二區(qū) 段位于所述第一區(qū)段及所述第三區(qū)段之間，且該第二寬度等于或小于該第一寬度及該第三寬度。
2.如權利要求1的半導體元件，其特征在于，更包括至少一導電通道，位于該晶粒內，且被一襯層所圍繞，且該金屬布線層接觸該至少一導電通道。
3.如權利要求2的半導體元件，其特征在于，該導電通道及該襯層突出于該第一鈍化層，且該金屬布線層的第二區(qū)段的一端位于該突出的導電通道及襯層。
4.如權利要求1的半導體元件，其特征在于，更包括一集成電路及至少一外部連接元件，其中該集成電路鄰接于該第一表面，該外部連接元件電性連接至該集成電路，且該導電通道電性連接至該集成電路。
5.如權利要求1的半導體元件，其特征在于，該第一鈍化層及該第二鈍化層的材質為聚合物。
6.如權利要求1的半導體元件，其特征在于，該第一寬度與該第二寬度的比值為I至1.5。
7.如權利要求1的半導體元件，其特征在于，該第一寬度與該第三寬度相等。
8.如權利要求1的半導體元件，其特征在于，該第二鈍化層更具有一開口以顯露該金屬布線層的第二區(qū)段的另一端，且一球下金屬層位于該開口中以接觸該金屬布線層的第二區(qū)段。
9.一種半導體封裝結構，其特征在于，包括: 一下基板； 一半導體元件，位于該下基板上，且包括: 一晶粒，具有一第一表面及一第二表面； 至少一導電通道，位于該晶粒內且被一襯層所圍繞； 一第一鈍化層，位于該晶粒的第二表面，且具有數(shù)個第一區(qū)段，所述第一區(qū)段的其中之一具有一第一寬度； 一金屬布線層，位于該第一鈍化層上，且具有數(shù)個第二區(qū)段，所述第二區(qū)段的其中之一具有一第二寬度，其中該金屬布線層接觸該至少一導電通道 '及 一第二鈍化層，位于該金屬布線層上，且具有數(shù)個第三區(qū)段，所述第三區(qū)段的其中之一具有一第三寬度，其中所述第二區(qū)段位于所述第一區(qū)段及所述第三區(qū)段之間，且該第二寬度等于或小于該第一寬度及該第三寬度； 一上半導體元件，位于該半導體元件上，且電性連接至該導電通道；及 一封膠材料，包覆該下基板、該半導體元件及該上半導體元件。
10.如權利要求9的半導體封裝結構，其特征在于，該導電通道及該襯層突出于該第一鈍化層，且該金屬布線層的第二區(qū)段的一端位于該突出的導電通道及襯層。
11.如權利要求9的半導體封裝結構，其特征在于，該半導體元件更包括一集成電路及至少一外部連接元件，該集成電路鄰接于該第一表面，該外部連接元件電性連接至該集成電路，且該導電通道電性連接至該集成電路。
12.如權利要求9的半導體封裝結構，其特征在于，該第一鈍化層及該第二鈍化層的材質為聚合物。
13.如權利要求9的半導體封裝結構，其特征在于，該第一寬度與該第二寬度的比值為I至 1.5。
14.如權利要求9的半導體封裝結構，其特征在于，該第一寬度與該第三寬度相等。
15.如權利要求9的半導體封裝結構，其特征在于，該第二鈍化層更具有一開口以顯露該金屬布線層的第二區(qū)段的另一端，一球下金屬層位于該開口中以接觸該金屬布線層的第二區(qū)段，且該上半導體元件接觸該球下金屬層。
16.一種半導體工藝，其特征在于，包括以下步驟: (a)提供一半導體晶圓，該半導體晶圓具有一第一表面及一第二表面； (b)形成一第一鈍化層于該半導體晶圓的第二表面； (C)形成一金屬布線層于該第一鈍化層上，其中該金屬布線層具有數(shù)個第二區(qū)段，所述第二區(qū)段的其中之一具有一第二寬度； (d)圖案化該第一鈍化層以形成數(shù)個第一區(qū)段，所述第一區(qū)段的其中之一具有一第一寬度，其中該第二寬度等于或小于該第一寬度； (e)形成一第二鈍化層于該金屬布線層上'及 (f)圖案化該第二鈍化層以形成數(shù)個第三區(qū)段，所述第三區(qū)段的其中之一具有一第三寬度，其中該第三寬度大于或等于該第二寬度。
17.如權利要求16的半導體工藝，其特征在于，該步驟(a)的半導體晶圓更具有至少一導電通道，位于該半導體晶圓內且被一襯層所圍繞，且該步驟(C)的該金屬布線層接觸該至少一導電通道。
18.如權利要求17的半導體工藝，其特征在于，步驟(a)之后更包括一從該第二表面薄化該半導體晶圓的步驟，其中該導電通道及該襯層突出于該半導體晶圓；步驟(b)之后更包括一薄化該第一鈍化層的步驟，其中該導電通道及該襯層突出于該第一鈍化層；且在步驟(C)中，該金屬布線層的第二區(qū)段的一端位于該突出的導電通道及襯層。
19.如權利要求17的半導體工藝，其特征在于，步驟(a)的半導體晶圓更具有一集成電路及至少一外部連接元件，其中該集成電路鄰接于該第一表面，該外部連接元件電性連接至該集成電路，且該導電通道電性連接至該集成電路。
20.如權利要求16的半導體工藝，其特征在于，步驟(f)更包括一形成一開口于該第二鈍化層以顯露該金屬布線 層的第二區(qū)段的另一端；且步驟(f)之后，該半導體工藝更包括一形成一球下金屬層于該開口中以接觸該金屬布線層的第二區(qū)段的步驟。
全文摘要
本發(fā)明提供一種半導體元件及一種半導體工藝。該半導體元件包括一晶粒、一第一鈍化層、一金屬布線層及一第二鈍化層。該第一鈍化層位于該晶粒上，且具有數(shù)個第一區(qū)段。該等第一區(qū)段的其中之一具有一第一寬度。該金屬布線層位于該第一鈍化層上，且具有數(shù)個第二區(qū)段。該等第二區(qū)段的其中之一具有一第二寬度。該第二鈍化層位于該金屬布線層上，且具有數(shù)個第三區(qū)段。該等第三區(qū)段的其中之一具有一第三寬度。該第二寬度等于或小于該第一寬度及該第三寬度。藉此，可減少翹曲。
文檔編號H01L23/488GK103199070SQ20131010919
公開日2013年7月10日 申請日期2013年3月29日 優(yōu)先權日2012年4月25日
發(fā)明者楊國賓, 王盟仁 申請人:日月光半導體制造股份有限公司