專利名稱：采用無隔離體場效應(yīng)晶體管和雙襯墊工藝增加應(yīng)變增強(qiáng)的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)以及這樣的結(jié)構(gòu)的制造方法。更具體地，本發(fā)明涉及具有用無隔離體FET和應(yīng)力引發(fā)襯墊獲得的具有增加的應(yīng)變增強(qiáng)的半 導(dǎo)體結(jié)構(gòu)。本發(fā)明還提供這樣的半導(dǎo)體結(jié)構(gòu)的制造方法，其中采用無隔離體 FET和雙襯墊工藝以便提供具有增加的應(yīng)變增強(qiáng)的半導(dǎo)體結(jié)構(gòu)。
背景技術(shù)：
在當(dāng)前的半導(dǎo)體技術(shù)中，互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件，例如 nFET或pFET,典型地在具有單晶向的例如硅的半導(dǎo)體晶片上制造。具體地， 多數(shù)當(dāng)今的半導(dǎo)體器件在具有(100)晶向的硅上制造。已知電子對于(100)硅表面晶向具有高遷移率，但是空穴對于(110) 表面晶向具有高遷移率。即在(100)硅上的空穴遷移率粗略地比對于該晶 向的對應(yīng)的電子遷移率低2至4倍。為了補(bǔ)償該差異，pFET典型地設(shè)計(jì)具 有較大的寬度以便平衡相對于nFET下拉電流的上拉電流并且實(shí)現(xiàn)均勻的電 路開關(guān)。另一方面，空穴遷移率在(110)硅上是在(100)硅上的2倍高，因此， 在(110)表面上形成的pFET展示比在(100)表面上形成的pFET顯著較 高的驅(qū)動(dòng)電流。不幸的是，在(110)硅表面上的電子遷移率與(100)硅表 面相比顯著降低。從上述可以推理出，因?yàn)榻艹龅目昭ㄟw移率，(110)硅表面對于pFET 器件是優(yōu)選的，而這樣的晶向完全不適合于nFET器件。相反，(100)硅表 面對于nFET器件是優(yōu)選的，由于其晶向有利于電子遷移率。最近開發(fā)了具有不同晶向的平坦化表面的混合取向襯底。例如見于2003 年6月23日提交的美國專利申請第10/250,241號和于2003年10月29曰提 交的美國專利申請第10/696,634號。另外，混合取向金屬氧化物半導(dǎo)體場效 應(yīng)晶體管(MOSFET)近來在90nm技術(shù)節(jié)點(diǎn)展現(xiàn)了顯著較高的電路性能。 如同上述所討論的，通過將nFET放置在(100)表面上并且將pFET放置在(110)表面上可以獨(dú)立地優(yōu)化電子遷移率和空穴遷移率。盡管具有不同晶向的平坦化表面的混合取向的襯底可以增加載流子的 遷移率，但是需要進(jìn)一步的改進(jìn)，以便隨著器件的縮小而保持性能的縮放比例。另一提高載流子遷移率的手段是將應(yīng)力引入MOSFET的溝道中。應(yīng)力 可以通過幾種方法被引入單晶向襯底，包括，例如在襯底頂部上和4冊極區(qū)周 圍形成應(yīng)力引發(fā)襯墊。在當(dāng)前90nm節(jié)點(diǎn)模式的技術(shù)內(nèi)，對于nFET和pFET 的應(yīng)變增強(qiáng)是使用雙氮化物襯墊工藝而實(shí)現(xiàn)的。在這樣的工藝中，在nFET 周圍形成拉應(yīng)力的氮化物襯墊并且在pFET周圍形成壓應(yīng)力的氮化物襯墊。除了使用兩種不同類型的應(yīng)力襯墊從而在pFET和nFET器件中實(shí)現(xiàn)應(yīng) 力溝道之外，pFET的隔離體典型地比nFET的隔離體寬得多，以便實(shí)現(xiàn)優(yōu) 選的器件參數(shù)，所述參數(shù)例如電阻和閾值電壓衰減(roll off)。當(dāng)使用較寬的 pFET隔離體時(shí)，壓氮化物膜至pFET溝道的距離增加，并且這樣4吏在pFET 器件上的應(yīng)變增強(qiáng)減小。另外，較寬的隔離體減小了兩個(gè)緊密地放置的pFET 器件之間的空間，導(dǎo)致在pFET頂部形成的互連電介質(zhì)(ILD)中的氧化物 空隙。ILD空隙此后在金屬接觸形成期間被填充以金屬，形成了可能短路接 觸的金屬脈道?？紤]到上述原因，仍然存在提供其中對于nFET和pFET器件都實(shí)現(xiàn)應(yīng) 變增強(qiáng)的半導(dǎo)體結(jié)構(gòu)的需求，其中消除了對于pFET器件使用較寬的隔離體 的問題。發(fā)明內(nèi)容本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)及其制造方法，其中對于nFET和pFET 器件都實(shí)現(xiàn)了應(yīng)變增強(qiáng)。具體地，本發(fā)明提供了較強(qiáng)應(yīng)變增強(qiáng)和缺陷減小的 至少一無隔離體FET。至少一無隔離體FET可以是pFET、 nFET、或其組合， 具體地優(yōu)選無隔離體pFET，因?yàn)閜FET通常制造得比nFET具有較大的寬度。 "無隔離體"意指在形成源極/漏極擴(kuò)散區(qū)中典型地使用的寬的外隔離體 被完全地消除或用窄得多的隔離體替代。術(shù)語"寬隔離體"指示具有大約20 nm或更大的沿底部的寬度的隔離體，該底部形成與下面的層，即襯底或柵 極電介質(zhì)的界面。根據(jù)本發(fā)明，提供了一種半導(dǎo)體結(jié)構(gòu)，其中通過完全去除寬外隔離體或通過顯著地減小這樣的隔離體的寬度，應(yīng)力引發(fā)襯墊位于至器件溝道非常近之處(在大約30 nm或更小的量級)。這樣，實(shí)現(xiàn)了提供改善了的器件速度 的較強(qiáng)的應(yīng)力增強(qiáng)。本發(fā)明實(shí)現(xiàn)了應(yīng)力增強(qiáng)，而不負(fù)面地影響在FET器件的 源極/漏極擴(kuò)散區(qū)上方存在的硅化物接觸的電阻。在現(xiàn)有技術(shù)工藝中，在雙應(yīng) 力襯墊工藝期間當(dāng)從FET器件區(qū)之一去除應(yīng)力引發(fā)襯墊時(shí)，源極/漏極擴(kuò)散 區(qū)上方的硅化物接觸的電阻受到影響(即電阻增加)。在本發(fā)明中，使用了再結(jié)晶退火步驟以便減小在從FET器件區(qū)之一去除 應(yīng)力引發(fā)襯墊的過程期間增加的硅化物接觸的電阻。硅化物接觸增加的電阻 是損傷的結(jié)果，以非晶化的形式，其在從FET器件區(qū)之一去除應(yīng)力引發(fā)襯墊 期間引入。除了上述之外，還實(shí)現(xiàn)了具有應(yīng)變增強(qiáng)的半導(dǎo)體結(jié)構(gòu)，同時(shí)避免 了在擁擠的FET區(qū)中相鄰的接觸之間的金屬脈道的形成。實(shí)現(xiàn)了這些和其它的優(yōu)點(diǎn)而無需另外的掩模步驟或必須重新設(shè)計(jì) CMOS工藝。這樣，本發(fā)明提供了具有應(yīng)變增強(qiáng)的FET器件區(qū)的半導(dǎo)體結(jié) 構(gòu)的高成本效益的制造方法。在廣義上，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，其包括位于半導(dǎo)體襯底的表面上并且通過隔離區(qū)而相互分離的至少一 pFET和 至少一nFET，其中所述nFET或所述pFET的至少之一是無隔離體FET,各 FET包括溝道區(qū)；位于所述無隔離體FET的源極/漏極擴(kuò)散區(qū)上方的再結(jié)晶硅化物接觸， 所述再結(jié)晶硅化物接觸不侵占所述無隔離體FET的側(cè)壁的下面；和位于所述至少一 pFET周圍的壓應(yīng)力引發(fā)襯墊和位于所述至少一 nFET 周圍的拉應(yīng)力引發(fā)襯墊，其中在所述無隔離體FET周圍的至少一應(yīng)力引發(fā)襯 墊位于距離對應(yīng)的溝道區(qū)的30 nm以下之內(nèi)。在優(yōu)選的實(shí)施例中，無隔離體FET是pFET并且所述壓應(yīng)力SI發(fā)襯墊位 于接近無隔離體pFET的溝道區(qū)。除了上述半導(dǎo)體結(jié)構(gòu)之外，本發(fā)明還提供了這樣的結(jié)構(gòu)的制造方法。在 一實(shí)施例中，其中使得pFET或者nFET為無隔離體，本發(fā)明的所述方法包 括在包括至少一 nFET和至少一 pFET的結(jié)構(gòu)上形成第一應(yīng)力引發(fā)襯墊和 覆蓋的硬掩模，所述第 一應(yīng)力引發(fā)襯墊具有第 一應(yīng)力類型并且各FET包括器 件溝道，寬外隔離體和硅化的源極/漏極擴(kuò)散接觸；從所述nFET或pFET之一選擇性地去除所述覆蓋的硬掩模，所述第一 應(yīng)力引發(fā)襯墊、和所有或者部分所述寬外隔離體，從而形成至少一無隔離體 FET，其中在所述第一應(yīng)力引發(fā)襯墊和所述寬隔離體的去除期間，所述至少 一無隔離體FET的所述硅化的源極/漏極擴(kuò)散接觸被非晶化；退火所述結(jié)構(gòu)，從而再結(jié)晶所述至少一無隔離體FET的所述非晶化的硅 化的源極/漏極擴(kuò)散接觸；并且選擇性地提供與所述第一應(yīng)力類型不同的第二應(yīng)力類型的第二應(yīng)力引 發(fā)襯墊至所述至少一無隔離體FET，其中所述第二應(yīng)力引發(fā)襯墊位于距離所 述至少 一無隔離體FET的溝道區(qū)的30nm以下之內(nèi)。在優(yōu)選的實(shí)施例中，至少一無隔離體FET是pFET,所述第一應(yīng)力引發(fā) 襯墊是拉應(yīng)變的并且所述第二應(yīng)力引發(fā)襯墊是壓應(yīng)變的。在另一實(shí)施例中，其中使得pFET和nFET都沒有隔離體，本發(fā)明的所 述方法包括在包括至少一無隔離體nFET和至少一無隔離體pFET的結(jié)構(gòu)上形成第 一應(yīng)力引發(fā)襯墊和覆蓋的硬掩模，所述第 一應(yīng)力引發(fā)襯墊具有第 一應(yīng)力類型 并且各FET包括器件溝道和硅化的源極/漏極擴(kuò)散接觸；從所述nFET或pFET之一選擇性地去除所述覆蓋的硬掩模和所述第一 應(yīng)力引發(fā)襯墊，其中在從所述FET之一去除所述第一應(yīng)力引發(fā)襯墊期間，其 對應(yīng)的硅化的源極/漏極擴(kuò)散接觸被非晶化；退火所述結(jié)構(gòu)，從而再結(jié)晶所述非晶化的硅化的源極/漏極擴(kuò)散接觸；并且選擇性地提供與所述第一應(yīng)力類型不同的第二應(yīng)力類型的第二應(yīng)力引 發(fā)襯墊至所述其中預(yù)先已經(jīng)去除了第一應(yīng)力引發(fā)襯墊的無隔離體FET，其中 所述第一和第二應(yīng)力引發(fā)襯墊位于距離各無隔離體FET的對應(yīng)溝道區(qū)的30 nm以下之內(nèi)。


圖1A-1J是示出在本發(fā)明中所采用的基本的工藝步驟的圖示表達(dá)(通 過截面圖)。
具體實(shí)施方式
現(xiàn)將參考下列討論和附圖更為詳細(xì)地描述本發(fā)明，本發(fā)明提供了對于FET器件增加的應(yīng)變增強(qiáng)的結(jié)構(gòu)和方法。應(yīng)當(dāng)注意提供本說明書的附圖僅是為了說明性的目的，且因此它們并未按比例繪制。現(xiàn)將就其優(yōu)選實(shí)施例的上下文描述本發(fā)明，在優(yōu)選實(shí)施例中使用無隔離體pFET實(shí)現(xiàn)了應(yīng)變增強(qiáng)。盡管以下描述和示出了無隔離體pFET,但是本 發(fā)明還考慮了其中單獨(dú)使用無隔離體nFET或者與無隔離體pFET —起使用 的情形。當(dāng)僅使用無隔離體nFET時(shí)，工藝順序被修改，使得壓應(yīng)力引發(fā)襯 墊首先形成，從nFET區(qū)被去除，并且此后從nFET器件去除寬隔離體。當(dāng) 無隔離體nFET和pFET形成時(shí)，在硅化物形成之后且形成第一應(yīng)力引發(fā)襯 墊之前，寬隔離體被去除。圖1A示出了在本發(fā)明中所使用的初始結(jié)構(gòu)10。初始結(jié)構(gòu)10包括半導(dǎo) 體襯底，該半導(dǎo)體襯底包括位于襯底12的表面上的至少一 pFET 14A和至少 一nFET 14B。不同導(dǎo)電性的FET,即pFET和nFET通過隔離區(qū)16而相互 分離。各FET包括柵極電介質(zhì)18、柵極導(dǎo)體20、選4奪性的內(nèi)隔離體(或鈍 化層)22、和外隔離體24。硅化物接觸26被示出于半導(dǎo)體襯底12中將存在 源極/漏極擴(kuò)散的區(qū)中。當(dāng)柵極導(dǎo)體包括含硅材料時(shí)，硅化物接觸28可以選 擇性地位于柵極導(dǎo)體的頂部。在圖1A中所示出的初始結(jié)構(gòu)包括本領(lǐng)域所熟知的材料。此外，F(xiàn)ET， 隔離區(qū)和硅化物4妄觸可以利用本領(lǐng)域所熟知的傳統(tǒng)4支術(shù)而形成。例如，F(xiàn)ET 可以通過各種材料層的沉積和通過光刻和蝕刻的構(gòu)圖而形成。作為替代，在 形成FET中可以使用替代的柵極工藝。初始結(jié)構(gòu)10的半導(dǎo)體襯底12可以是絕緣體上半導(dǎo)體(如同所示出的) 或體半導(dǎo)體。半導(dǎo)體襯底12可以被施加應(yīng)變，未施加應(yīng)變或在其中包含應(yīng) 變區(qū)和無應(yīng)變區(qū)。半導(dǎo)體襯底12可以具有單晶向或可以是具有不同晶向的 區(qū)的混合襯底。當(dāng)采用混合襯底時(shí)，nFET和pFET在具有將對于具體的器 件提供增強(qiáng)的器件性能的取向的區(qū)中被制造。例如，nFET形成于(100)表 面上，而pFET形成于(110)表面上。在示出的具體實(shí)施例中，絕緣體上半導(dǎo)體包括通過埋藏絕緣層12B而完 全或者部分分離的上半導(dǎo)體層12C和下半導(dǎo)體層12A。上和下半導(dǎo)體層可以 包括相同或者不同的半導(dǎo)體材料，包括相同的半導(dǎo)體材料是高度優(yōu)選的。埋 藏絕緣層12B可以是結(jié)晶或非晶氧化物、氮化物或氧氮化物。絕緣體上半導(dǎo)體襯底可以通過傳統(tǒng)層轉(zhuǎn)移工藝或者通過稱為SIMOX (通過氧的離子注入的分離)的離子注入和退火工藝而形成。術(shù)語"半導(dǎo)體材料或?qū)?在此使用以指示任何展示半導(dǎo)體特性的材料，包括例如Si、 SiGe、 SiGeC、 SiC、 Ge合金、GaAs、 InAs、 InP以及其它III/V 或II/VI化合物半導(dǎo)體。優(yōu)選襯底的半導(dǎo)體材料是含硅半導(dǎo)體，Si或SiGe是 高度優(yōu)選的。半導(dǎo)體襯底12還可以包括第一摻雜(n-或p-)區(qū)，和第二摻雜(n-或 p-)區(qū)。為了清楚起見，在本申請的附圖中未具體地標(biāo)注摻雜區(qū)。第一摻雜 區(qū)和第二摻雜區(qū)可以相同，或者它們可以具有不同的導(dǎo)電性和/或摻雜濃度。 這些摻雜區(qū)稱為"阱"。在提供半導(dǎo)體襯底12之后，通過利用本領(lǐng)域所熟知的傳統(tǒng)技術(shù)，隔離 區(qū)16形成入襯底中。例如，當(dāng)隔離區(qū)16是溝槽隔離區(qū)時(shí)，可以采用傳統(tǒng)的 溝槽隔離工藝。這包括，例如，通過光刻和蝕刻形成溝槽進(jìn)入襯底，選擇性 地用溝槽襯墊，例如TiN或TaN填充溝槽，并且隨后用例如氧化物的溝槽電 介質(zhì)填充溝槽。填充步驟可以包括高密度等離子體沉積的氧化物，或從例如 TEOS的氧先驅(qū)體形成的氧化物。選擇性的密實(shí)步驟和/或平坦化步驟可以跟 隨在溝槽填充之后。當(dāng)場隔離區(qū)用作隔離區(qū)16時(shí)，也可以使用傳統(tǒng)的局部 硅氧化(LOCOS)工藝來形成隔離區(qū)。在圖1A中，隔離區(qū)16是向下延伸進(jìn)入埋藏絕緣層12B的表面的溝槽 隔離區(qū)。盡管示出和描述了這樣的實(shí)施例，但是本發(fā)明還考慮到隔離區(qū)16 的其它深度。例如隔離區(qū)16可以具有在埋藏絕緣層12B上方、在埋藏絕緣 層12B內(nèi)、或在絕緣體上半導(dǎo)體襯底的下半導(dǎo)體層12A內(nèi)的深度。如上所述，各不同導(dǎo)電性的FET包括^^極電介質(zhì)18。在nFET區(qū)中的 柵極電介質(zhì)18可以與在pFET區(qū)中的相同或不同，優(yōu)選相同。柵極電介質(zhì) 18可以通過熱生長工藝形成，例如氧化、氮化、或氧氮化。作為替代，柵極 電介質(zhì)18可以通過沉積工藝形成，例如化學(xué)氣相沉積(CVD)、等離子輔助 CVD、原子層沉積(ALD)、蒸鍍、反應(yīng)濺射、化學(xué)溶液沉積或其它類似的 沉積工藝。柵極電介質(zhì)18還可以利用任何上述工藝的組合而形成。柵極電介質(zhì)18包括絕緣材料，包括^旦不局限于氧化物、氮化物、氧 氮化物和/或包括金屬硅化物和氮化的金屬硅化物的硅化物，也考慮到了多層 柵極電介質(zhì)。在一實(shí)施例中，優(yōu)選4冊極電介質(zhì)18包括氧化物，例如Si〇2、Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、及其混合物。柵極電介質(zhì)18的物理厚度可以變化，但是典型地，纟冊極電介質(zhì)18具有 從大約0.5至大約10 nm的厚度，從大約0.5至大約3 nm的厚度更為典型。在形成柵極電介質(zhì)18之后，將成為在圖1A中所示出的柵極導(dǎo)體的多晶 硅或其它柵極導(dǎo)電材料或其組合利用已知的沉積工藝而形成于柵極電介質(zhì) 18上，所述沉積工藝?yán)缥锢須庀喑练e、CVD或蒸鍍。 一冊極導(dǎo)體20可以是 摻雜的或者是未摻雜的。如果是摻雜的，則在形成時(shí)可以采用在原位摻雜沉 積工藝。作為替代，摻雜的柵極導(dǎo)體20可以通過沉積、離子注入和退火而 形成。柵極導(dǎo)體20的摻雜將改變形成的柵極的功函。摻雜離子的示意性實(shí) 例包括As、 P、 B、 Sb、 Bi、 In、 Al、 Ga、 Tl或其混合物。對于離子注入的 典型劑量是1E14 ( = 1 x 1014)至1E16 ( = 1 x 1016)原子/cm2或者更典型地 是1E15至5E15原子/cm2。在本發(fā)明的該情形，沉積的柵極導(dǎo)體20的厚度 即高度可以根據(jù)所采用的沉積工藝而改變。典型地，柵極導(dǎo)體20具有從大 約20至大約180匪的垂直厚度，從大約40至大約150 nm的厚度更為典型。柵極導(dǎo)體20可以包括作為CMOS結(jié)構(gòu)的柵極所典型地采用的任何導(dǎo)電 材料?？梢宰鳛闁艠O導(dǎo)體20的這樣的導(dǎo)電材料的示意性的實(shí)例包括，但不 局限于多晶硅、金屬或金屬合金、硅化物、導(dǎo)電氮化物、多晶硅鍺及其組 合，包括其多層。各器件區(qū)(即nFET和pFET)中的柵極導(dǎo)體20可以包括 相同或不同的導(dǎo)電材料，優(yōu)選相同的導(dǎo)電材料。在一些實(shí)施例中，可以形成 柵極導(dǎo)體的多層之間的屏障層。在本發(fā)明的該情形，在柵極導(dǎo)體20的頂部可以存在選擇性的介電保護(hù) 層(未示出)。該選擇性的介電保護(hù)層典型地包括氧化物或氮化物，其典型 地在源極/漏極擴(kuò)散區(qū)被硅化之前或立即之后被去除。選擇性的內(nèi)隔離體22可以存在于至少各柵極導(dǎo)體20的側(cè)壁上。選擇性 的內(nèi)隔離體22是可以通過熱技術(shù)形成的鈍化層。典型地，選擇性的內(nèi)隔離 體22是氧化物、氮化物或氧氮化物，具有從大約5至大約15 nm的厚度。 當(dāng)存在時(shí)，選擇性的內(nèi)隔離體22也典型地存在于柵極電介質(zhì)18的側(cè)壁以及 半導(dǎo)體襯底12的被暴露的表面上。各FET還包括寬外隔離體24。寬外隔離體24包括例如氧化物、氮化物、 氧氮化物和/或其任意組合的絕緣體。優(yōu)選形成氧化物內(nèi)隔離體22并且形成 氮化物外隔離體24。寬外隔離體24通過沉積和蝕刻而形成。外隔離體24的寬度必須足夠?qū)?，使得源極和漏極硅化物接觸(將隨后形成)不侵占各柵極疊層的邊的下面。此外，外隔離體24的寬度必須足夠 寬，使得深源極/漏極注入也不顯著地侵入溝道區(qū)從而引起短溝道效應(yīng)。典型 地，當(dāng)寬外隔離體26具有從底部測量的約20nm或者更大的寬度時(shí)，源極/ 漏極硅化物不侵占柵極疊層的邊的下面。源極/漏極擴(kuò)散區(qū)(未具體示出)典型地存在于各FET的足印的半導(dǎo)體 襯底12中。源極/漏極擴(kuò)散區(qū)利用離子注入和退火步驟而形成。退火步驟起 的作用是激活通過先前的注入步驟所注入的摻雜劑。離子注入和退火的條件 是本領(lǐng)域的技術(shù)人員所熟知的。在本發(fā)明中，術(shù)語"源極/漏極擴(kuò)散區(qū)，，包括 延伸區(qū)、暈區(qū)和深源4及/漏極區(qū)。在本發(fā)明的一些實(shí)施例中，并且當(dāng)襯底不包括硅時(shí)，含硅層可以形成于 襯底的被暴露的部分頂部以便提供形成硅化物接觸的源。可以使用的含硅材 料的示意性實(shí)例包括，例如硅、單晶硅、多晶硅、SiGe、和非晶硅。本發(fā)明 的該實(shí)施例在附圖中未被示出。在形成各FET區(qū)之后，利用本領(lǐng)域所熟知的標(biāo)準(zhǔn)硅化工藝，形成硅化物 接觸。這包括形成能夠與在整個(gè)結(jié)構(gòu)的頂部上的硅反應(yīng)的金屬、形成在金屬 頂部的氧屏障層、加熱結(jié)構(gòu)以便形成硅化物、去除未反應(yīng)的金屬和氧屏障層， 并且如果需要，進(jìn)行第二次加熱步驟。第二次加熱步驟在那些第一次加熱步 驟不形成硅化物的最低電阻相的情形是需要的。在圖1A中，參考標(biāo)號26 指示在源極/漏極擴(kuò)散區(qū)上的硅化物接觸。注意，如果柵極導(dǎo)體20包括多晶 硅或SiGe,則本發(fā)明的該步驟可以用于形成含硅柵極導(dǎo)體的頂部的硅化物接 觸。在圖1A中，參考標(biāo)號28被用于界定位于柵極導(dǎo)體20上的硅化物接觸。圖1B示出了形成第一應(yīng)力引發(fā)襯墊30和硬掩模32之后的結(jié)構(gòu)。第一 應(yīng)力引發(fā)襯墊30可以是壓應(yīng)力的或者是拉應(yīng)力的。對于示出的實(shí)施例，第 一應(yīng)力引發(fā)襯墊30是拉應(yīng)力的。第一應(yīng)力引發(fā)襯墊30可以是能夠?qū)?yīng)力引 入器件溝道的任何材料。這樣的應(yīng)力引入材料的實(shí)例包括，但不局限于 Si3N4、 SiC、氧氮化硅和其它類似的材料。典型地，第一應(yīng)力引發(fā)襯墊包括 Si3N4。第一應(yīng)力引發(fā)襯墊30可以利用各種化學(xué)氣相沉積(CVD)工藝形成， 包括例如低壓CVD、等離子體增強(qiáng)CVD、快速熱CVD、 BTBAS基(與氨 反應(yīng)的C8H22N2Si )CVD，其中BTBAS是CVD應(yīng)用的現(xiàn)代有機(jī)金屬先驅(qū)體。 應(yīng)力類型通過修正先驅(qū)體和沉積條件而控制。這樣的修正是本領(lǐng)域的技術(shù)人員所熟知的。第一應(yīng)力引發(fā)襯墊30具有從大約20至大約150 nm的沉積厚 度，從大約30至大約100nm的沉積厚度更為典型。硬掩模32隨后利用傳統(tǒng)沉積工藝形成于第 一應(yīng)力引發(fā)村墊30頂部，例 如CVD、 PECVD、化學(xué)溶液沉積和蒸鍍。硬掩模32典型地包括氧化物，例 如Si02。盡管典型地采用氧化物硬掩模，但是本發(fā)明還考慮了使用氧氮化物 硬掩模。硬掩模32的厚度可以根據(jù)所使用的材料的類型以及在形成硬掩模 中所使用的沉積工藝而變化。典型地，硬掩模32具有從大約5至大約40nm 的沉積厚度，從大約10至大約25 nm的沉積厚度更為典型。圖1C示出了形成第一構(gòu)圖的光致抗蝕劑34之后的結(jié)構(gòu)，所述光致抗蝕 劑34保護(hù)在圖1B中所示出的結(jié)構(gòu)上的至少一FET器件區(qū)。在示出的具體圖的光致抗蝕劑34通過沉積(例如CVD、 PECVD、和旋涂)和光刻而形成。 如圖1C中所示出的，位于包括pFET器件的區(qū)中的硬掩模32不被第一構(gòu)圖 的光致抗蝕劑34所保護(hù)。圖1D示出了從包括pFET的區(qū)去除硬掩模32并且從包括nFET的區(qū)的 頂部剝離第一構(gòu)圖的光致抗蝕劑34之后所形成的結(jié)構(gòu)。位于pFET器件頂部 的被暴露的硬掩模32使用選擇性地去除硬掩模材料的蝕刻工藝而被去除， 停止在下面的第一應(yīng)力引發(fā)襯墊30的頂部。當(dāng)硬掩模32包括氧化物時(shí)，CF4 化學(xué)試劑可以用于選擇性地從pFET器件的頂部去除被暴露的硬掩模32。隨 后使用本領(lǐng)域中所熟知的傳統(tǒng)光致抗蝕劑剝離工藝剝離第 一構(gòu)圖的光致抗 蝕劑34。形成圖ID中所示出的結(jié)構(gòu)之后，隨后使用存在于nFET器件的頂部的 保留的氧化物硬掩模32作為構(gòu)圖掩模而去除位于pFET器件頂部的被暴露的 第一應(yīng)力引發(fā)襯墊30。在例如圖1E中示出了所得的結(jié)構(gòu)。被暴露的應(yīng)力引 發(fā)襯墊30使用從結(jié)構(gòu)中選擇性地去除不被硬掩模32所保護(hù)的應(yīng)力引發(fā)襯墊 的蝕刻工藝而被去除。當(dāng)使用氮化物應(yīng)力引發(fā)襯墊并且當(dāng)使用氧化物硬掩模 時(shí)，CH2F2、 CHF3、 CH3F和02化學(xué)品可以用于選擇性地從包括pFET器件 的區(qū)的頂部去除被暴露的第 一應(yīng)力引發(fā)襯墊3 0 。應(yīng)當(dāng)注意在本發(fā)明的該步驟期間，位于至少源極/漏極擴(kuò)散區(qū)頂部的硅化 接觸26被損傷； 一些損傷還可以發(fā)生于硅化物接觸28內(nèi)。"損傷"意指硅 化物接觸的至少一些部分，具體地是表面區(qū)變?yōu)榉蔷Щ蔷Щ瘜⒔佑|的電阻從第一值增加至比第一值大的第二值。當(dāng)從包括pFET器件的區(qū)去除第一 應(yīng)力引發(fā)襯墊30時(shí)，可以獲得大約20至150%的硅化物接觸的增加的電阻 (當(dāng)從包括nFET器件的區(qū)去除第一應(yīng)力引發(fā)襯墊時(shí)導(dǎo)致相似的值)。在本發(fā)明的該情形，從包括pFET器件(見圖1F)的區(qū)完全去除寬外隔 離體24或從包括pFET器件(見圖1G)的區(qū)部分去除寬外隔離體24。在當(dāng) 寬外隔離體24被部分去除的情形，剩下的外隔離體24，具有比初始寬度小得 多的寬度。典型地，剩下的外隔離體24，具有從大約5至大約20nm的寬度。 寬外隔離體24利用選擇性地去除外隔離體24的材料的蝕刻步驟而被完全或 者部分地去除。定時(shí)蝕刻工藝可以用于部分去除寬外隔離體24。典型地，當(dāng) 外隔離體24包括氮化物時(shí)，CH2F2、 CH3F、或02化學(xué)品用于完全或者部分 地去除外隔離體材料。應(yīng)當(dāng)注意在本發(fā)明的該步驟期間也出現(xiàn)對于至少源極/漏極擴(kuò)散區(qū)頂部 的硅化物接觸的更多的損傷。寬外隔離體24的完全或者部分去除形成"無 隔離體FET"。形成"無隔離體"pFET器件區(qū)之后，進(jìn)行退火工藝以便醫(yī)治由從結(jié)構(gòu) 去除第一應(yīng)力引發(fā)襯墊30和寬外隔離體所引起的損傷。具體地，進(jìn)行退火 以便再結(jié)晶硅化物的非晶部分，使得再結(jié)晶的硅化物26'(見圖1H;這幅圖 和剩下的圖假定整個(gè)寬外隔離體24已從pFET去除)具有在損傷其之前的電 阻范圍內(nèi)的電阻。在大約35(TC或更高、優(yōu)選大約550。C或更高的溫度下進(jìn) 行引起再結(jié)晶的硅化物26，的形成的退火。精確的退火溫度取決于硅化物的 材料。例如，350。C退火可以用于NiSi，而700。C退火可以用于CoSi2?？梢?利用快速熱退火、爐內(nèi)退火、激光退火、微波退火、或尖峰退火進(jìn)行硅化物 的再結(jié)晶退火。退火典型地在惰性環(huán)境下進(jìn)行，例如He、 Ar、 Ns或其混合 物。該退火還可以再結(jié)晶柵極導(dǎo)體20頂上的硅化物接觸。在圖1H中該再結(jié) 晶導(dǎo)電硅化物被標(biāo)識以28，。除了示出再結(jié)晶的硅化物26，之外，圖1H還示出了在結(jié)構(gòu)上形成第二 應(yīng)力引發(fā)襯墊之后的結(jié)構(gòu)。第二應(yīng)力引發(fā)襯墊36可以包括與第一應(yīng)力引發(fā) 襯墊30相同或不同的材料，第二應(yīng)力引發(fā)襯墊36與第一應(yīng)力引發(fā)襯墊30 是相反的應(yīng)力類型。在示出的具體實(shí)施例中，第二應(yīng)力引發(fā)襯墊36是壓應(yīng) 力的。在形成第一應(yīng)力引發(fā)襯墊30中所使用的材料和沉積工藝也用于形成 第二應(yīng)力引發(fā)襯墊36。第二應(yīng)力引發(fā)襯墊36典型地包括Si3N4。在圖1H中，存在于nFET器件周圍的第一應(yīng)力引發(fā)襯墊30是拉應(yīng)力的， 而存在于pFET周圍的第二應(yīng)力引發(fā)襯墊36是壓應(yīng)力的。應(yīng)當(dāng)注意由于使用 "無隔離體"pFET,所以第二應(yīng)力引發(fā)襯墊36比在包括nFET器件的區(qū)中 的第一應(yīng)力引發(fā)襯墊30更接近器件溝道29。器件溝道29是在柵極導(dǎo)體20 下面的半導(dǎo)體區(qū)。由此較強(qiáng)的應(yīng)變增強(qiáng)被施加在pFET器件溝道上，因?yàn)榈?二應(yīng)力引發(fā)襯墊36更為接近pFET器件溝道。"更為接近"意指第二應(yīng)力引 發(fā)襯墊36位于距離器件溝道29大約30 nm或更近之處。圖II示出了從包括nFET的區(qū)選擇性地去除第二應(yīng)力引發(fā)襯墊36之后 的結(jié)構(gòu)。該選擇性的去除是通過首先在包括pFET器件的區(qū)頂上提供第二構(gòu) 圖的光致抗蝕劑38并且隨后蝕刻被暴露的第二應(yīng)力引發(fā)襯墊36,停止在保 留的硬掩模3 2頂部而實(shí)現(xiàn)的。圖1J示出了在圖II中所示出的結(jié)構(gòu)上方具有接觸開口的互連電介質(zhì)40 并且隨后用導(dǎo)電材料42填充接觸開口之后所形成的結(jié)構(gòu)。互連電介質(zhì)40包 括在互連技術(shù)中所使用的任何有機(jī)或無機(jī)電介質(zhì)。典型地，互連電介質(zhì)40 包括Si02、有機(jī)硅酸鹽玻璃、聚(亞芳基)醚、硅氧烷、倍半硅氧烷或其多 層構(gòu)成?；ミB電介質(zhì)通過傳統(tǒng)沉積工藝而形成，所述沉積工藝?yán)鏑VD、 PECVD、和旋涂，并且接觸開口通過光刻和蝕刻而形成。導(dǎo)電材#+42可以 包括導(dǎo)電金屬、金屬合金、金屬硅化物、金屬氮化物或摻雜的多晶硅。賊射、 鍍覆、蒸鍍、CVD、 PECVD和其它類似的沉積工藝可以用于形成導(dǎo)電材料 42。平坦化工藝可以跟隨導(dǎo)電填充步驟。總之，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)及其制造方法，其中對于nFET和 pFET器件都實(shí)現(xiàn)了應(yīng)變增強(qiáng)。具體地，本發(fā)明提供了較強(qiáng)的應(yīng)變增強(qiáng)和缺 陷減少的至少一無隔離體FET。至少一無隔離體FET可以是pFET、 nFET、 或其組合，尤其優(yōu)選無隔離體pFET，因?yàn)閜FET通常制造得具有比nFET寬 的寬度。上面描述的寬隔離體去除允許形成位于比寬隔離體仍然存在的情形更 接近于器件溝道的恰當(dāng)應(yīng)力類型的襯墊。在正常的環(huán)境下，當(dāng)去除寬隔離體 時(shí)在現(xiàn)有技術(shù)中硅化物被嚴(yán)重地?fù)p傷。為了減輕該損傷并且將硅化物的電阻 返回至接近其初始的電阻值，進(jìn)行了退火。沒有該退火，所述器件將是不實(shí) 用的，因?yàn)楣杌锏膽?yīng)當(dāng)注意本發(fā)明可以不改變正常的注入方案而實(shí)施，因?yàn)楦綦x體在離子 被注入并且硅化物已形成之后被去除。數(shù)據(jù)示出由于刪除或減小隔離體和再 結(jié)晶退火工藝，可以使用本發(fā)明的結(jié)構(gòu)獲得改善了的器件速度。此外，由于 金屬脈道缺陷的減小，可以實(shí)現(xiàn)產(chǎn)率的改善。雖然參考其優(yōu)選實(shí)施例具體地示出和描述了本發(fā)明，但是本領(lǐng)域的技術(shù) 人員應(yīng)當(dāng)理解可以進(jìn)行前述和其它形式和細(xì)節(jié)上的變更而不偏離本發(fā)明的 精神和范圍。因此本發(fā)明旨在不局限于所描述和示出的精確的形式和細(xì)節(jié)， 而是落在所附權(quán)利要求的范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括位于半導(dǎo)體襯底的表面上并且通過隔離區(qū)而相互分離的至少一p型場效應(yīng)晶體管和至少一n型場效應(yīng)晶體管，其中所述至少一n型場效應(yīng)晶體管或所述至少一p型場效應(yīng)晶體管是無隔離體場效應(yīng)晶體管，各場效應(yīng)晶體管包括溝道區(qū)；位于所述無隔離體場效應(yīng)晶體管的源極/漏極擴(kuò)散區(qū)上方的再結(jié)晶硅化物接觸，所述再結(jié)晶硅化物接觸不侵占所述無隔離體場效應(yīng)晶體管的側(cè)壁的下面；和位于所述至少一p型場效應(yīng)晶體管周圍的壓應(yīng)力引發(fā)襯墊和位于所述至少一n型場效應(yīng)晶體管周圍的拉應(yīng)力引發(fā)襯墊，其中在所述無隔離體場效應(yīng)晶體管周圍的至少一應(yīng)力引發(fā)襯墊位于距離對應(yīng)的溝道區(qū)30nm以下之內(nèi)。
2. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體襯底是絕緣體上半 導(dǎo)體襯底或大塊體襯底。
3. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述至少一無隔離體場效應(yīng)晶 體管是無隔離體p型場效應(yīng)晶體管。
4. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述至少一無隔離體場效應(yīng)晶 體管是無隔離體n型場效應(yīng)晶體管和無隔離體p型場效應(yīng)晶體管。
5. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述至少一無隔離體場效應(yīng)晶體管沒有寬外隔離體。
6. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述至少一無隔離體場效應(yīng)晶 體管包括具有從大約5至大約20 nm的寬度的窄外隔離體。
7. 根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中各場效應(yīng)晶體管包括位于柵極 電介質(zhì)頂部的4冊極導(dǎo)體。
8. 根據(jù)權(quán)利要求7的半導(dǎo)體結(jié)構(gòu)，其中所述柵極導(dǎo)體包括多晶硅、多 晶硅鍺、金屬、金屬氮化物、金屬硅化物或其多層。
9. 根據(jù)權(quán)利要求8的半導(dǎo)體結(jié)構(gòu)，其中所述無隔離體場效應(yīng)晶體管的 多晶硅或多晶硅鍺柵極導(dǎo)體的上部包括再結(jié)晶硅化物接觸。
10. —種半導(dǎo)體結(jié)構(gòu)，包括位于半導(dǎo)體襯底的表面上并且通過隔離區(qū)而相互分離的至少一無隔離體p型場效應(yīng)晶體管和至少一 n型場效應(yīng)晶體管，各場效應(yīng)晶體管包括溝道區(qū)；位于所述無隔離體p型場效應(yīng)晶體管的源極/漏極擴(kuò)散區(qū)上方的再結(jié)晶 硅化物接觸，所述再結(jié)晶硅化物接觸不侵占所述至少一無隔離體p型場效應(yīng)晶體管的側(cè)壁的下面；位于所述至少一無隔離體p型場效應(yīng)晶體管周圍的壓應(yīng)力引發(fā)襯墊和位 于所述至少一 n型場效應(yīng)晶體管周圍的拉應(yīng)力引發(fā)襯墊，其中在所述無隔離 體p型場效應(yīng)晶體管周圍的所述壓應(yīng)力引發(fā)襯墊位于距離對應(yīng)的溝道區(qū) 30nm以下之內(nèi)。
11. 根據(jù)權(quán)利要求10的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體襯底是絕緣體上 半導(dǎo)體襯底或體襯底。
12. 根據(jù)權(quán)利要求10的半導(dǎo)體結(jié)構(gòu)，其中所述至少一無隔離體p型場 效應(yīng)晶體管沒有寬外隔離體。
13. 根據(jù)權(quán)利要求10的半導(dǎo)體結(jié)構(gòu)，其中所述至少一無隔離體p型場 效應(yīng)晶體管包括具有從大約5至大約20 nm的寬度的窄外隔離體。
14. 根據(jù)權(quán)利要求10的半導(dǎo)體結(jié)構(gòu)，其中至少所述無隔離體p型場效 應(yīng)晶體管包括柵極導(dǎo)體，所述柵極導(dǎo)體具有包括再結(jié)晶硅化物接觸的上表 面。
15. —種半導(dǎo)體結(jié)構(gòu)的制造方法，包括在包括至少一 n型場效應(yīng)晶體管和至少一 p型場效應(yīng)晶體管的結(jié)構(gòu)上形 成第 一應(yīng)力引發(fā)襯墊和覆蓋的硬掩模，所述第 一應(yīng)力引發(fā)襯墊具有第 一應(yīng)力 類型并且各場效應(yīng)晶體管包括器件溝道、寬外隔離體和硅化的源極/漏極擴(kuò)散 接觸；從所述n型場效應(yīng)晶體管或p型場效應(yīng)晶體管之一選擇性地去除所述覆 蓋的硬掩模，所述第一應(yīng)力引發(fā)襯墊、和所有或者部分所述寬外隔離體，從 而形成至少一無隔離體場效應(yīng)晶體管，其中在所述第 一應(yīng)力引發(fā)襯墊和所述 寬隔離體的去除期間，所述至少 一無隔離體場效應(yīng)晶體管的所述硅化的源極 /漏極擴(kuò)散接觸被非晶化；退火所述結(jié)構(gòu)，從而再結(jié)晶所述至少一無隔離體場效應(yīng)晶體管的所述非 晶化的硅化的源極/漏極擴(kuò)散接觸；并且選擇性地提供與所述第一應(yīng)力類型不同的第二應(yīng)力類型的第二應(yīng)力引發(fā)襯墊至所述至少 一無隔離體場效應(yīng)晶體管，其中所述第二應(yīng)力引發(fā)襯墊位于距離所述至少一無隔離體場效應(yīng)晶體管的溝道區(qū)30 nm以下之內(nèi)。
16. 根據(jù)權(quán)利要求15的方法，其中所述無隔離體場效應(yīng)晶體管是p型 場效應(yīng)晶體管并且所述第二應(yīng)力引發(fā)襯墊是壓應(yīng)變的。
17. 根據(jù)權(quán)利要求15的方法，其中所述無隔離體場效應(yīng)晶體管是n型 場效應(yīng)晶體管并且所述第二應(yīng)力引發(fā)襯墊是拉應(yīng)變的。
18. 根據(jù)權(quán)利要求15的方法，其中所述退火在大約350。C或更高溫度的 惰性環(huán)境下進(jìn)行。
19. 根據(jù)權(quán)利要求15的方法，其中所述退火還包括非晶化所述無隔離 體場效應(yīng)晶體管的上柵極導(dǎo)體表面。
20. 根據(jù)權(quán)利要求15的方法，其中所述選擇性地去除包括使用所述硬 掩模作為蝕刻停止掩模的蝕刻。
21. 根據(jù)權(quán)利要求15的方法，其中所述結(jié)構(gòu)位于絕緣體上半導(dǎo)體襯底 或體半導(dǎo)體襯底上。
22. 根據(jù)權(quán)利要求21的方法，還包括形成各所述場效應(yīng)晶體管之間的 隔離區(qū)。
23. 根據(jù)權(quán)利要求15的方法，其中所述選擇性地提供包括在所述結(jié)構(gòu) 上沉積所述第二應(yīng)力引發(fā)襯墊并且從所述不包括所述第 一應(yīng)力引發(fā)襯墊的 所述場效應(yīng)晶體管蝕刻所述第二應(yīng)力引發(fā)襯墊。
24. 根據(jù)權(quán)利要求15的方法，還包括形成具有向下延伸至至少一些所 述硅化的源極/漏極擴(kuò)散接觸的導(dǎo)電地填充的開口的互連電介質(zhì)。
25. —種半導(dǎo)體結(jié)構(gòu)的制造方法，包括在包括至少一無隔離體n型場效應(yīng)晶體管和至少一無隔離體p型場效應(yīng) 晶體管的結(jié)構(gòu)上形成第 一應(yīng)力引發(fā)襯墊和覆蓋的硬掩模，所述第 一應(yīng)力引發(fā)襯墊具有第 一應(yīng)力類型并且各場效應(yīng)晶體管包括器件溝道和硅化的源極/漏 極擴(kuò)散接觸；從所述n型場效應(yīng)晶體管或p型場效應(yīng)晶體管之一選擇性地去除所述覆 蓋的硬掩模和所述第一應(yīng)力引發(fā)襯墊，其中在從所述場效應(yīng)晶體管之一去除 所述第 一應(yīng)力引發(fā)襯墊期間，其對應(yīng)的硅化的源極/漏極擴(kuò)散接觸被非晶化；退火所述結(jié)構(gòu)，從而再結(jié)晶所述非晶化的硅化的源極/漏極擴(kuò)散接觸；并且選擇性地提供與所述第一應(yīng)力類型不同的第二應(yīng)力類型的第二應(yīng)力引 發(fā)襯墊至所述其中預(yù)先已經(jīng)去除了第 一應(yīng)力引發(fā)襯墊的無隔離體場效應(yīng)晶 體管，其中所述第一和第二應(yīng)力引發(fā)襯墊位于距離所述至少一無隔離體場效應(yīng)晶體管的溝道區(qū)30 nm以下之內(nèi)。
全文摘要
提供了一種半導(dǎo)體結(jié)構(gòu)及其制造方法，其中對于nFET和pFET都實(shí)現(xiàn)了應(yīng)變增強(qiáng)。具體地，本發(fā)明提供了較強(qiáng)應(yīng)變增強(qiáng)和缺陷減少的至少一無隔離體FET。至少一無隔離體FET可以是pFET、nFET、或其組合，尤其優(yōu)選無隔離體pFET，因?yàn)閜FET通常制造得比nFET具有更寬的寬度。所述至少一無隔離體FET允許在比包括具有隔離體的FET的現(xiàn)有結(jié)構(gòu)更接近于器件溝道處提供應(yīng)力引發(fā)襯墊。實(shí)現(xiàn)無隔離體FET而不負(fù)面影響對應(yīng)的硅化的源極/漏極擴(kuò)散接觸的電阻，所述接觸不侵占所述無隔離體FET的下面。
文檔編號H01L21/8238GK101283447SQ200680037160
公開日2008年10月8日 申請日期2006年9月28日 優(yōu)先權(quán)日2005年11月14日
發(fā)明者楊海寧, 西達(dá)哈薩·潘達(dá) 申請人:國際商業(yè)機(jī)器公司