專利名稱：用于低功耗集成電路可測性掃描設計的二維掃描樹結構的制作方法
技術領域：
本發(fā)明屬于數(shù)字電子系統(tǒng)可測性設計技術領域。特別涉及用于集成電路和數(shù)字電子系統(tǒng)的可測性掃描設計。
它的主要特點是將原來用于掃描的可測性設計的一維結構改造為二維的可測性掃描電路結構。這樣做的目的是，設計者只要合理地選擇二維結構每維的元件數(shù)目，就可較大幅度的降低由使用掃描設計方法帶來的功耗代價。這是因為采用二維掃描結構，可極大地降低掃描鏈的總的位通過率(Rate of Bit Propagation-RBP)，從而使它能實現(xiàn)降低整體電路的功耗。
所謂基于掃描的可測性設計技術，其核心是在電路中使用掃描寄存器(SR)來提高電路的可觀測性和可控制性。掃描寄存器是由一組串行的移位寄存器組成。它是一種同時具有移位和并行載入功能的寄存器。寄存器的存儲單元可用作觀測點或是控制點。在控制信號和時鐘信號的作用下，可以實行掃入(Scan-in)和掃出(Scan-out)操作。測試過程包括了測試矢量的串行掃入、計算、采樣和測試結果的串行掃出。而在一般工作模式下，掃描寄存器的移位功能將被禁止，系統(tǒng)恢復正常的工作方式。
一般而言，掃描設計也必然會帶來一些負面的影響。包括5％～10％的額外硬件代價；時序路徑上的延時代價；測試時間代價以及測試功耗代價；從多年的業(yè)界應用結果來看，隨著工藝技術、電子設計自動化(EDA)軟件技術和測試儀技術的提高，前三個方面的代價已經(jīng)可以控制在能夠接受的范圍之內(nèi)了。而同時由于系統(tǒng)測試頻率和集成度提高，測試功耗卻越來越成為突出的問題。通常設計的掃描結構的電路都有兩種模式工作模式和測試模式。根據(jù)測試方法的要求，在測試模式下，整個系統(tǒng)內(nèi)部的節(jié)點應盡可能多的翻轉，因此測試功耗將會大大高于一般工作模式下的功耗，即測試功耗＞＞工作功耗。
當掃描寄存器在測試模式時，其構成移位寄存器就要進行移位操作。當它進行移位模時，移位形成的功耗PSR，由組合模塊電路形成的功耗Pc、時鐘樹形成的功耗Pclk和測試周期Pm組成，Pd=Pm+Pclk+PSR+Pc]]>=Pm+Pclk+{Σj=1N(Σi=1N(aijPSRi))+Σj=N+12N+1(Σj=1N(aijPSRi))}+{Σj=1NPCj+Σj=N+12N+1PCf}]]>在測試模式下，由掃描寄存器組成的移位寄存器鏈需要進行串行的掃入和掃出操作。移位所采用的測試矢量可以看作是一組接近隨機數(shù)的二進制序列。對于一個存在N個寄存器的系統(tǒng)，組合電路的輸入即為這些寄存器的輸出。
位通過率(RBP)定義為在測試功耗分析中，移位寄存器在時鐘控制下位傳播的速率。假定Cin和Cout分別為位輸入和位輸出，SRI的轉換次數(shù)是Σj=1Naij=RBPi×Cin;Σj=N+12n+1aij=RBPi×Cout(l¡i¡:Number of SRs)]]>因此，通常芯片的功耗為Pd=Pm+Pclk+{PSRCin(Σi=1NRBPi)+PSRCout(Σi=N+12N+1RBPi)}+{Σj=1NPCj+Σj=N+12N+1PCj}]]>對于目前通用的串行掃描結構，掃入一條測試矢量時，測試矢量的每一位都會通過掃描鏈的鏈頭(掃描鏈的第一個掃描寄存器)，即鏈頭的位通過率為N，其后寄存器的位通過率依次遞減。經(jīng)典的掃描設計總的位通過率RBP1為RBP1=Σi=1NRBPi=N(N+1)2]]>對于測試矢量這樣的類隨機數(shù)序列，其中的平均跳變概率接近常數(shù)，因此位通過率將直接反映系統(tǒng)的測試功耗，包括寄存器的功耗和組合電路的功耗。
考慮最壞情況，當測試矢量和計算結果的二進制序列都以‘0’、‘1’間隔的方式出現(xiàn)時，幾乎所有寄存器的翻轉概率都為1，此時測試功耗達到相對最大值。Pmax=N(N+1)PSR+2Σj=1NPCj_max+Pm]]>從上面的分析可以看到，之所以會出現(xiàn)測試功耗遠大于工作功耗，主要原因有兩方面其一、串行的矢量傳輸方式使所有的寄存器會出現(xiàn)一般工作狀態(tài)下多得多的冗余翻轉；其二、測試矢量的產(chǎn)生原理決定了測試過程中節(jié)點翻轉頻率高，密集在一個短時間內(nèi)造成高功耗密度。
其結果是寄存器多了很多冗余翻轉，導致測試功耗的成倍增加。通常的解決方法是降低測試頻率來保證芯片不被燒毀。而降低測試頻率就意味著測試時間成倍的增加，這在成本上是無法承受的，因此需要從設計上來解決。
本發(fā)明人曾提出了一種基于二叉樹的掃描結構，大大改善了扇出和控制的問題。其缺點是掃入和掃出需構建兩組二叉樹，對稱性不高導致結構比較復雜。
本發(fā)明的目的是為克服上述諸多方案的不足，提出一種新型的二維掃描結構，通過建立適當?shù)纳瘸鱿拗频葪l件來取得測試功耗和實現(xiàn)復雜度之間的折中優(yōu)化，并使其極大地降低掃描鏈的總的位通過率(Rate of Bit Propagation-RBP)，從而能實現(xiàn)降低整體電路的功耗。
本發(fā)明提出的一種用于低功耗集成電路可測性掃描設計的二維掃描樹結構，包括對N個寄存器進行掃描，其特征在于，采用由H組掃描鏈電路和L組串行掃描鏈電路二部分構成的L×H的二維矩陣構造掃描樹，其中L×H=N。
本發(fā)明的工作原理說明如下

圖1給出了一種改進的掃描結構-二維掃描樹。其結構是將傳統(tǒng)的串行掃描電路分解成為二維結構，即電路分為H組掃描鏈電路和L組串行掃描鏈電路二部分構成。掃描數(shù)據(jù)從掃描輸入Scan in進入H組掃描寄存器，在時鐘clk控制下，先通過串行掃描寄存器H1,H2...HM進行串行掃描形成H組鏈數(shù)據(jù)信號，再在CLKH的信號作用下，送入串行掃描寄存器-L組串行掃描寄存器L1,L2,...LN，掃描后并行輸出Scan_Out1,N,Scan_Out2,N,...,Scan_OutM,N。它擯除了傳統(tǒng)的僅為串行掃描寄存器的結構而帶來功耗大的缺點。
在原始電路中，共需要對N個寄存器進行掃描設計，采用一維掃描鏈需要組成長度為N的掃描鏈。而在二維掃描樹結構中，采用L×H的二維矩陣構造掃描樹的H個分支掃描鏈，其中L×H=N。虛線框內(nèi)的結構實際上與H條并行掃描鏈完全相同。虛線框之外引入一條長度為M的串行掃描鏈構成了掃描樹的主干掃描鏈。主干掃描鏈直接采用系統(tǒng)時鐘工作，分支在掃描鏈測試模式下采用CLKH作為測試時鐘，而在一般工作模式下仍然采用CLK作為工作時鐘。CLK與CLKH的時序關系如圖2所示。主干掃描鏈與分支掃描鏈之間的鎖存器隔離層由系統(tǒng)時鐘的低電平控制寫入，用以解決兩類掃描鏈時鐘間的時鐘偏移問題(Clock Skew)。
二維掃描樹執(zhí)行掃入操作時，首先在CLK控制下將H位測試矢量串行掃入主干掃描鏈。完成后，在CLKH控制下將此H為測試矢量并行進入分支掃描鏈，同時主干掃描鏈開始掃入接下來的H位測試矢量，直至完成所有N位測試矢量的掃入。采用這種掃入方式，測試矢量必須實現(xiàn)形成特定的排列次序，而測試生成完全可以實現(xiàn)這樣的要求。
二維掃描樹在外觀指標上與一維掃描鏈完全相同，不需要額外的數(shù)據(jù)或控制端口。掃入時間也基本一致，為N+1個系統(tǒng)時鐘周期。其所需的硬件資源包括一個分頻電路，一個多路選擇器以及M組掃描寄存器+鎖存器對(SRL)。前兩者的硬件代價都不高，易于實現(xiàn)。而SRL本身并不是二位掃描樹功能實現(xiàn)所必需的。但考慮到對于基于掃描的可測性設計，很重要的一點就是要盡可能保持電路原有各類結構參數(shù)。而SRL的加入可以使內(nèi)部所有N個掃描寄存器采用一致的設計，時鐘樹的設計優(yōu)化以及整體布局布線特性也都不會受到影響。合適地選擇H，可以使額外的硬件資源控制在1％～2％。
本發(fā)明的二維掃描樹相對一維掃描鏈增加的代價是有限的，而其優(yōu)勢則是多方面的。其中最重要的是很好地解決了測試功耗問題。仍然采用位通過率來研究功耗的平均效應，本發(fā)明中所有掃描寄存器的總位通過率為RBP2=Σi=1N+MRBPi=L×H(H+1)2+L(L+1)2]]>當采用完全相同的測試矢量時，總位通過率將最終決定測試功耗。當H＜＜L時，RBP2僅相當于RBP1H2分子一的量級。下表通過比較不同規(guī)模電路系統(tǒng)采用兩種掃描結構的位通過率比較，可以得到系統(tǒng)功耗的基本對比關系。
位通過率對比表明，當選擇H＜1％L以滿足硬件代價要求時，位通過率及相應的測試功耗即可獲得成倍的優(yōu)化。尤其在超大規(guī)模的系統(tǒng)中，可優(yōu)化空間更大。
除了在測試功耗方面獲得的顯著優(yōu)化效果，二維掃描樹還成功地將單掃描鏈長度大大縮短(1/H)。因此二維掃描樹在系統(tǒng)優(yōu)化中也具有相當?shù)膬?yōu)勢1、短掃描鏈可減少寄存器間的互聯(lián)復雜度；
2、掃描分支可根據(jù)布局規(guī)劃的需要來構造局部掃描鏈；3、分支結構降低了對時鐘樹優(yōu)化的要求。
附圖簡要說明圖1為本發(fā)明的二維L×H掃描樹結構示意圖。
圖2為本發(fā)明的CLK與CLKH的時序關系示意圖。
圖3為本發(fā)明的實施例的SSF掃描單元示意圖。
本發(fā)明的用于低功耗集成電路可測性掃描設計的二維掃描樹結構實施例結合附圖詳細說明如下本發(fā)明的一種二維掃描樹結構實施例一總體結構如圖1所示，由500個掃描寄存器單元構成二維L×H掃描樹結構，其中，L=100,H=5。每個掃描寄存器單元SSF使用的二維掃描樹電路如圖3所示。即圖1中的掃描寄存器Hi和掃描寄存器Li,j均是由一組門電路構成。圖1中的Scan in對應于圖3的Sin，圖1中的Scan Outi,j對應于L2=So，而Scan enable對應于A和B等等，圖3中的D是正常工作狀態(tài)的數(shù)據(jù)輸入端口，即C=1并且A=0,B=0時，維持正常工作狀態(tài)，數(shù)據(jù)可以從D輸入，從L1輸出，否則為掃描寄存器測試方式，也就是在C=0，的情況下，掃描數(shù)據(jù)從Sin輸入，在A,B控制下完成數(shù)據(jù)工作而從L2=So輸出。
實施例二，由1000個掃描寄存器單元構成二維L×H掃描樹結構，其中，L=200,H=5，每個掃描寄存器單元SSF使用的二維掃描樹電路同實施例一，如圖3所示。
實施例三，由5000個掃描寄存器單元構成二維L×H掃描樹結構，其中，L=1000H=5。每個掃描寄存器單元SSF使用的二維掃描樹電路同實施例一，如圖3所示。
上述三個實施例與傳統(tǒng)的一維掃描寄存器結構的位通過率對比如附表1所示。
實施例一掃描寄存器單元數(shù)為N=500，如果采用一維掃描鏈，其位通過率(RBP1)=125250，當H=5，也就是說H/N=1％，位通過率(RBP2)=6550,RBP1/RBP2=19.12，也就是說采用二維掃描結構的電路功耗約為一維掃描電路的1/19。
實施二掃描寄存器單元數(shù)為N=1000，如果采用一維掃描鏈，其位通過率(RBP1)=500500，當H=5，也就是說H/N=0.5％，位通過率(RBP2)=23100,RBP1/RBP2=21.67，也就是說采用二維掃描結構的電路功耗約為一維掃描電路的1/21。
實施三掃描寄存器單元數(shù)為N=5000，如果采用一維掃描鏈，其位通過率(RBP1)=12502500，當H=10，也就是說H/N=0.2％，位通過率(RBP2)=152750,RBP1/RBP2=81.85，也就是說采用二維掃描結構的電路功耗約為一維掃描電路的1/85。
表權利要求
1.一種用于低功耗集成電路可測性掃描設計的二維掃描樹結構，包括對N個寄存器進行掃描，其特征在于，采用由H組掃描鏈電路和L組串行掃描鏈電路二部分構成的L×H的二維矩陣構造掃描樹，其中L×H=N。
2.如權利要求1所述的二維掃描樹結構，其特征在于，H＜1％L。
全文摘要
本發(fā)明屬于數(shù)字電子系統(tǒng)可測性設計技術領域。包括對N個寄存器進行掃描,其特征在于,采用由H組掃描鏈電路和L組串行掃描鏈電路二部分構成的L×H的二維矩陣構造掃描樹,其中L×H=N。本發(fā)明可減少寄存器間的互聯(lián)復雜度;可根據(jù)布局規(guī)劃的需要來構造局部掃描鏈;且降低了對時鐘樹優(yōu)化的要求。
文檔編號H01L27/02GK1305112SQ0013586
公開日2001年7月25日 申請日期2000年12月22日 優(yōu)先權日2000年12月22日
發(fā)明者孫義和, 徐磊, 陳弘毅 申請人:清華大學