專利名稱：一種包括多個存儲模塊及芯片組存儲控制器的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種系統(tǒng)，其包括多個存儲模塊以及具有數(shù)據(jù)選通掩模功能的芯片組存儲控制器。
一般而言，DDR方法是指一種基于主時(鐘)脈(沖)信號的上升沿及下降沿從存儲裝置讀取數(shù)據(jù)，及將數(shù)據(jù)寫入存儲裝置的方法。此外，在DDR方法中，為了獲得存儲裝置的高速操作裕量，是根據(jù)回波時脈(echo clock)而使用數(shù)據(jù)選通信號。
當(dāng)輸出數(shù)據(jù)時，數(shù)據(jù)選通信號以與第一數(shù)據(jù)輸出緩沖器的輸出相同的方式產(chǎn)生回波時脈，而在芯片組存儲控制器中，數(shù)據(jù)是響應(yīng)于數(shù)據(jù)選通信號而被讀取。
在

圖1中，參考號碼12至18表示包含多個存儲裝置的存儲模塊。參考號碼10表示芯片組存儲控制器。各個存儲裝置是一雙列直插式(dualin-line)存儲裝置。因此，存儲模塊是表示一雙列直插式存儲模塊。通常是使用SDRAM作為存儲裝置。較佳而言，是使用DDR SDRAM。
芯片組存儲控制器輸出一主時脈CLK，且該主時脈被施加至各個雙列直插式記憶體12、14、16及18。各個雙列直插式存儲模塊是同步于主時脈而輸入和輸出數(shù)據(jù)DQ。圖1的數(shù)據(jù)DQ表示從雙列直插式存儲模塊讀取數(shù)據(jù)的情況。
圖1的DS表示數(shù)據(jù)選通信號。
如果未提供數(shù)據(jù)選通信號，則從最靠近芯片組存儲控制器10的雙列直插式存儲模塊12輸出的數(shù)據(jù)到達存儲控制器所需的時間不同于從最遠的雙列直插式存儲模塊18輸出的數(shù)據(jù)到達存儲控制器所需的時間。此外，數(shù)據(jù)從存儲控制器施加至存儲模塊的情況與上述情況相同。
同時，當(dāng)使用數(shù)據(jù)選通信號時，由于直到數(shù)據(jù)從各個雙列直插式存儲模塊輸出所需的時間與直到數(shù)據(jù)到達存儲控制器所需的時間相同，故可實施記憶體的高速操作。
然而，在數(shù)據(jù)選通方法的情況下，有一個問題是不可使用輸出數(shù)據(jù)掩模(DQM:DQ掩模)，其是SDRAM的一項重要功能。
換言之，在讀取模式中，當(dāng)操作輸出數(shù)據(jù)掩模時，常規(guī)的SDRAM并不選擇性地控制數(shù)據(jù)選通信號，在寫入模式中，亦發(fā)生相同的問題。
將參照圖2A和2B更詳細(xì)地解釋上述問題。
圖2A顯示無數(shù)據(jù)選通掩模功能。各存儲模塊包括多個DDRSDRAM。各存儲模塊20和22包括本同數(shù)目的DDR SDRAM并且共同使用一個數(shù)據(jù)總線DQ，數(shù)據(jù)選通DS，以及一輸出數(shù)據(jù)掩模DQM。輸出數(shù)據(jù)是由8字節(jié)組構(gòu)成。
圖2A的操作將參照圖2B而加以解釋。
在圖2B中，假設(shè)短脈沖群長度為8。
參考字母CLK表示主時(鐘)脈(沖)，DQ_M1表示從第一存儲模塊20輸出的數(shù)據(jù)，而DQ_M2表示從第二存儲模塊22輸出的數(shù)據(jù)。此外，參考字母DQM表示輸出數(shù)據(jù)掩模信號，QS_M1表示從第一存儲模塊20所輸出的數(shù)據(jù)選通信號，QS_M2表示從第二存儲模塊22輸出的數(shù)據(jù)選通信號，而QS BUS表示輸出數(shù)據(jù)選通總線。
數(shù)據(jù)是在主時脈的第一至第三周期從第一模組20存取，而第二模組22的數(shù)據(jù)是在時脈的第四和第五周期存取。
從第一模組20輸出的數(shù)據(jù)是根據(jù)輸出數(shù)據(jù)掩模(DQM)信號而被掩模。然而，在此情況下，當(dāng)來自第一存儲模塊20的數(shù)據(jù)選通QS_M1持續(xù)維持操作狀態(tài)時，來自第二存儲模塊22的數(shù)據(jù)選通QS_M2被賦能。由于存儲模塊20和22共同使用出數(shù)據(jù)選通總線QS BUS，在“A”部份可能發(fā)生總線競爭。
換言之，在常規(guī)技術(shù)中，當(dāng)操作輸出數(shù)據(jù)掩模DQM時，不可能選擇性地控制數(shù)據(jù)選通信號。
因此，本發(fā)明之目的是提供一種具有數(shù)據(jù)選通掩模功能的芯片組存儲控制器，其克服了在常規(guī)技術(shù)中所遭遇的前述問題。
本發(fā)明的另一目的是提供一種具有數(shù)據(jù)選通掩模功能的芯片組存儲控制器，其是可借由將一針腳額外地安裝在DDR SDRAM中而實施DQM功能的逆兼容性以及掩蔽數(shù)據(jù)選通信號。
為了達到上述目的，根據(jù)本發(fā)明的第一實施例提供一種具有數(shù)據(jù)選通掩模功能的芯片組存儲控制器，其包括第一至第N個存儲模塊，該等模組系以從芯片組存儲控制器輸出的時脈信號而同步操作，因此從各存儲模塊輸出的數(shù)據(jù)被從芯片組存儲控制器輸出的數(shù)據(jù)掩模信號所掩蔽，且從各存儲模塊輸出的數(shù)據(jù)的操作受從各存儲模塊輸出的數(shù)據(jù)選通信號之控制。
為了達到上述目的，根據(jù)本發(fā)明的實施例2提供一種具有數(shù)據(jù)選通掩模功能的芯片組存儲控制器，其包括第一至第N個存儲模塊，該等模組系以從芯片組存儲控制器輸出的時脈信號而同步操作，因此輸入到各存儲模塊的數(shù)據(jù)被從芯片組存儲控制器輸出的數(shù)據(jù)掩模信號所掩蔽，且輸入至各存儲模塊的數(shù)據(jù)的操作受從各存儲模塊輸出的數(shù)據(jù)選通信號之控制。
在本發(fā)明的第一和第二實施例中，芯片組存儲控制器輸出一控制數(shù)據(jù)選通信號的操作的數(shù)據(jù)選通掩模信號。
本發(fā)明另外的優(yōu)點、目的及其他特征將于以下說明中部份加以說明，而對于本領(lǐng)域普通技術(shù)人員而言，在審閱下文后部分將變得明了，或可由實施本發(fā)明而得知。本發(fā)明的目的及優(yōu)點可加以實現(xiàn)及達成，如在所附權(quán)利要求書中明確指出的，其為與常規(guī)技術(shù)比較的實驗結(jié)果。
本發(fā)明將由此后所給的詳細(xì)說明及附圖而變得更加完全明了，該附圖僅為簡釋而非限制本發(fā)明。
圖1是顯示包括常規(guī)存儲控制器及存儲模塊的系統(tǒng)的方塊圖；圖2A和圖2B是用于解釋不具有數(shù)據(jù)選通掩模功能的系統(tǒng)的問題的示意圖；圖3是顯示根據(jù)本發(fā)明的具有數(shù)據(jù)選通掩模功能的系統(tǒng)的方塊圖；圖4是用于解釋輸出數(shù)據(jù)掩模信號的功能的波形圖；圖5是用于解釋數(shù)據(jù)選通掩模信號的功能的波形圖；圖6A和圖6B是用于解釋根據(jù)本發(fā)明的芯片組的結(jié)構(gòu)及其操作的示意圖。
將參照附圖解釋本發(fā)明的實施例。
圖3顯示根據(jù)本發(fā)明的具有數(shù)據(jù)選通掩模功能的系統(tǒng)。
圖3中，參考號碼26至32表示包括多個存儲裝置的存儲模塊，24表示芯片組存儲控制器。各個存儲裝置為一常規(guī)雙列直插式存儲裝置。一般使用SDRAM作為存儲裝置，但較佳而言，應(yīng)使用DDR SDRAM。
在本發(fā)明中，芯片組存儲控制器24分別施加主時脈CLK至雙列直插式存儲模塊26、28、30和32。各個雙列直插式存儲模塊26、28、30和32以與主時脈同步來輸出一輸出數(shù)據(jù)DQ。不同于常規(guī)技術(shù)，根據(jù)本發(fā)明的DDRSDRAM包括用于掩蔽數(shù)據(jù)選通的數(shù)據(jù)選通掩模(DSM)針腳。
圖4是用于解釋輸出數(shù)據(jù)掩模信號的功能的波形圖，圖5是用于解釋數(shù)據(jù)選通掩模信號的功能的波形圖。
如圖4所示，當(dāng)于時脈0輸入一讀取指令時，假設(shè)CAS等待時間(latency)為3，則數(shù)據(jù)選通DS在時脈2從高阻抗被傳送至低阻抗。其次，在時脈3輸出第一數(shù)據(jù)，且其后數(shù)據(jù)在主時脈的上升沿與下降沿依序輸出。
將說明當(dāng)數(shù)據(jù)的短脈沖群的長度為4時，輸出第二和第三數(shù)據(jù)的情況。如果輸出數(shù)據(jù)掩模等待時間(DQM等待時間)為1,5，根據(jù)在時脈2輸入的高電平輸出數(shù)據(jù)掩模(DQM)來掩模第二和第三數(shù)據(jù)DQ。
即使在時脈3.5之下降沿以及時脈4的上升沿，存儲控制器24響應(yīng)于數(shù)據(jù)選通(DS)信號而選通數(shù)據(jù)。因此，當(dāng)輸出數(shù)據(jù)DQ被掩蔽時，存儲控制器應(yīng)被通知時間。在圖3所示的情況下，當(dāng)數(shù)據(jù)被掩蔽時，存儲控制器并未被通知時間。因此，輸出數(shù)據(jù)掩模(DQM)信號無法控制數(shù)據(jù)選通(DS)。
因此，在本發(fā)明中，為了掩蔽數(shù)據(jù)選通至DDR SDRAM，則額外使用數(shù)據(jù)選通掩模(DSM)針腳。
如圖5所示，輸出數(shù)據(jù)掩模DQM僅控制相關(guān)于輸出數(shù)據(jù)DQ的掩蔽，而數(shù)據(jù)選通掩模(DSM)僅控制數(shù)據(jù)選通(DS)。舉例而言，如圖5中所示，第三和第四數(shù)據(jù)被數(shù)據(jù)選通掩模(DQM)信號所掩蔽。此外，數(shù)據(jù)選通(DS)信號受數(shù)據(jù)選通掩模(DSM)信號之控制，以從而實施短脈沖群停止。
將參照圖6A和圖6B更詳細(xì)地解釋本發(fā)明。
如圖6A中所示，存儲模塊34和36各包括多個DDR SDRAM。
相同于圖2A的特征，存儲模塊34和36共同使用數(shù)據(jù)總線(DQ)、數(shù)據(jù)通(DS)以及輸出數(shù)據(jù)掩模(DQM)信號，除了額外提供輸出選通掩模(QSM)特征以外。各存儲模塊的相鄰的DDR SDRAM的輸出選通掩模信號被互相連接。此外，相鄰的存儲模塊的數(shù)據(jù)選通掩模信號被共同使用。
圖6B是與圖6A相關(guān)的信號波形圖。
圖6B顯示短脈沖群長度為8的情況。
參考字母CLK表示主時脈，DQ_M1表示從第一存儲模塊34輸出的數(shù)據(jù)，DQ_M2表示從第二存儲模塊36出的數(shù)據(jù)，DQM表示輸出數(shù)據(jù)掩模信號，DSM_B表示數(shù)據(jù)選通掩模信號，以及字母B表示當(dāng)數(shù)據(jù)選通掩模信號為低電平時的活動狀態(tài)。此外，參考字母QS_M1表示來自第一存儲模塊34的數(shù)據(jù)通信號，QS_M2表示來自第二存儲模塊36的數(shù)據(jù)通信號，而QS BUS表示輸出數(shù)據(jù)選通。
如在此所示，第一存儲模塊34的數(shù)據(jù)是在時脈0、1、2被存取，而第二模組36的數(shù)據(jù)是在時脈3和4被存取。第一模組34的讀取操作被輸出數(shù)據(jù)掩模DQM所掩蔽。數(shù)據(jù)選通信號QS_M1以及數(shù)據(jù)選通信號QS_M2受數(shù)據(jù)選通掩模信號QSM_B之控制。
芯片組存儲控制器響應(yīng)于數(shù)據(jù)選通信號QS_M1以及QS_M2而接收數(shù)據(jù)。如在此所示，在本發(fā)明中，由于輸出數(shù)據(jù)選通QSM_B獨立控制模組34和36的數(shù)據(jù)選通信號QS_M1以及QS_M2，則不會發(fā)生總線競爭。
在上述說明中，僅解釋了數(shù)據(jù)從存儲模塊讀取的情況。數(shù)據(jù)寫入至存儲模塊的情況與上述情況相同。當(dāng)將數(shù)據(jù)寫入存儲模塊時，數(shù)據(jù)選通信號系從存儲控制器輸出。
如上所述，在本發(fā)明中，借助于額外提供輸出選通掩模針腳而可實施在適用數(shù)據(jù)選通方法的DDR SDRAM的時脈的上升沿以及下降沿輸出的數(shù)據(jù)的掩模功能。
此外，在本發(fā)明中，借助于防止數(shù)據(jù)的總線碰撞而在數(shù)據(jù)讀取模式中實施無間隙操作。
雖然已為解釋的目的，揭示本發(fā)明的較佳實施例，本領(lǐng)域普通技術(shù)人員應(yīng)知曉各種修正、添加以及取代均為可能，而不悖離如在所附權(quán)利要求書中所述的本發(fā)明的范圍和精神。
權(quán)利要求
1．一種系統(tǒng)，其特征在于包括芯片組存儲控制器，其具有數(shù)據(jù)選通掩模功能；及第一至第N個存儲模塊，其以從芯片組存儲控制器輸出的時脈信號同步操作，從而從各個存儲模塊輸出的數(shù)據(jù)被由從芯片組存儲控制器輸出的數(shù)據(jù)掩模信號所掩蔽，且從各個存儲模塊輸出的數(shù)據(jù)的操作是受從各存儲模塊輸出的數(shù)據(jù)選通信號控制的。
2．如權(quán)利要求1所述的系統(tǒng)，其中該芯片組存儲控制器輸出一控制數(shù)據(jù)選通信號的操作的數(shù)據(jù)選通掩模信號。
3．如權(quán)利要求1或2所述的系統(tǒng)，其中各個存儲模塊包括多個SDRAM。
4．如權(quán)利要求3所述的系統(tǒng)，其中該SDRAM包括用于接收數(shù)據(jù)選通掩模信號的數(shù)據(jù)選通掩模信號針腳。
5．如權(quán)利要求1或2所述的系統(tǒng)，其中各個存儲模塊包括多個DDRSDRAM。
6．如權(quán)利要求5所述的系統(tǒng)，其中該DDR SDRAM包括用于接收數(shù)據(jù)選通掩模信號的數(shù)據(jù)選通掩模信號針腳。
7．一種系統(tǒng)，其特征在于包括芯片組存儲控制器，其具有數(shù)據(jù)選通掩模功能；及第一至第N個存儲模塊，其以從芯片組存儲控制器輸出的時脈信號同步操作，從而輸入至各個存儲模塊的數(shù)據(jù)被從芯片組存儲控制器輸出的數(shù)據(jù)掩模信號所掩蔽，且輸入至各個存儲模塊的數(shù)據(jù)的操作是受從各存儲模塊輸出的數(shù)據(jù)選通信號控制的。
8．如權(quán)利要求7所述的系統(tǒng)，其中該芯片組存儲控制器輸出一控制數(shù)據(jù)選通信號的操作的數(shù)據(jù)選通掩模信號。
9．如權(quán)利要求7或8項所述的系統(tǒng)，其中各個存儲模塊包括多個SDRAM。
10．如權(quán)利要求9所述的系統(tǒng)，其中該SDRAM包括用于接收數(shù)據(jù)選通掩模信號的數(shù)據(jù)選通掩模信號針腳。
11．如權(quán)利要求7或8項所述的系統(tǒng)，其中各個存儲模塊包括多個DDR SDRAM。
12．如權(quán)利要求11所述的系統(tǒng)，其中該DDR SDRAM包括用于接收數(shù)據(jù)選通掩模信號的數(shù)據(jù)選通掩模信號針腳。
13．一種系統(tǒng)，其特征在于包括第一至第N個存儲模塊，具有多個存儲裝置，及芯片組存儲控制器，用于控制第一至第N個存儲模塊的操作，該芯片組存儲控制器具有數(shù)據(jù)選通掩模功能，其中第一至第N個存儲模塊是以從芯片組存儲控制器輸出的時脈信號同步操作，其中從各個存儲模塊輸出的數(shù)據(jù)被從芯片組存儲控制器輸出的數(shù)據(jù)掩模信號所掩蔽，其中從各個存儲模塊輸出的數(shù)據(jù)的操作是受由從各個存儲模塊輸出的數(shù)據(jù)選通信號控制的，其中芯片組記憶體控制器輸出一控制數(shù)據(jù)選通信操作的數(shù)據(jù)選通掩模信號，且其中各個存儲裝置包括用于接收數(shù)據(jù)選通掩模信號的數(shù)據(jù)選通掩模信號針腳。
14．如權(quán)利要求13所述的系統(tǒng)，其中該各存儲模塊包括多個SDRAM。
15．如權(quán)利要求13所述的系統(tǒng)，其中該各存儲模塊包括多個DDRSDRAM。
全文摘要
揭示一種具有數(shù)據(jù)選通掩模功能的芯片組存儲控制器。此控制器包括第一至第N個存儲模塊,其是以從芯片存儲控制器輸出的時脈信號而同步操作,從而從各存儲模塊輸出的數(shù)據(jù)被從芯片組存儲控制器模組輸出的數(shù)據(jù)掩模信號所掩蔽,且從各存儲模塊輸出的數(shù)據(jù)的操作受從各存儲模塊輸出的數(shù)據(jù)選通信號之控制,因此借助于額外地將一針腳安裝于DDRSDRAM,并且掩模數(shù)據(jù)選通信號而實施DQM功能的逆兼容性。
文檔編號G11C11/407GK1233836SQ9812651
公開日1999年11月3日 申請日期1998年12月29日 優(yōu)先權(quán)日1997年12月29日
發(fā)明者崔周善, 尹錫徹 申請人:現(xiàn)代電子產(chǎn)業(yè)株式會社