[相關(guān)申請]

本申請享有以日本專利申請案2016-49720號(申請日：2016年3月14日)作為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。

實施方式涉及一種半導(dǎo)體存儲裝置。

背景技術(shù)：

使用存儲2位以上的數(shù)據(jù)的存儲器單元的半導(dǎo)體存儲裝置為人所周知。

技術(shù)實現(xiàn)要素：

實施方式提供一種能夠提高數(shù)據(jù)的可靠性的半導(dǎo)體存儲裝置。

實施方式的半導(dǎo)體存儲裝置具備：第一存儲器單元，能夠存儲2位以上的數(shù)據(jù)；及字線，連接于第一存儲器單元。在第一存儲器單元的寫入動作中，在寫入動作的第一期間，對字線在施加第一次數(shù)的寫入電壓之后施加驗證電壓。在繼第一期間之后的第二期間，對字線在施加比第一次數(shù)多的第二次數(shù)的寫入電壓之后施加驗證電壓。

附圖說明

圖1是第一實施方式的半導(dǎo)體存儲裝置的框圖。

圖2是第一實施方式的半導(dǎo)體存儲裝置所具備的區(qū)塊的電路圖。

圖3是第一實施方式的半導(dǎo)體存儲裝置所具備的存儲器單元的閾值分布。

圖4是第一實施方式的半導(dǎo)體存儲裝置中的寫入動作的說明圖。

圖5是第一實施方式的半導(dǎo)體存儲裝置中的寫入動作的流程圖。

圖6是第一實施方式的半導(dǎo)體存儲裝置中的寫入動作的波形圖。

圖7是第一實施方式的半導(dǎo)體存儲裝置中的寫入動作的流程圖。

圖8是第一實施方式的半導(dǎo)體存儲裝置中的寫入動作的波形圖。

圖9是第一實施方式的半導(dǎo)體存儲裝置中的寫入動作所致的閾值分布的說明圖。

圖10是第二實施方式的半導(dǎo)體存儲裝置中的寫入動作的流程圖。

圖11是第二實施方式的半導(dǎo)體存儲裝置中的寫入動作的波形圖。

圖12是第二實施方式的半導(dǎo)體存儲裝置中的寫入動作的流程圖。

圖13是第二實施方式的半導(dǎo)體存儲裝置中的寫入動作的波形圖。

圖14是第二實施方式的半導(dǎo)體存儲裝置中的寫入動作所致的閾值分布的說明圖。

圖15(a)～(c)是第三實施方式的半導(dǎo)體存儲裝置中的寫入動作的說明圖。

具體實施方式

以下，參照附圖對實施方式進(jìn)行說明。此外，在以下的說明中，對具有相同功能及構(gòu)成的要素標(biāo)注共通的參照符號。

[1]第一實施方式

以下，對第一實施方式的半導(dǎo)體存儲裝置進(jìn)行說明。

[1-1]半導(dǎo)體存儲裝置1的構(gòu)成

首先，使用圖1對半導(dǎo)體存儲裝置10的構(gòu)成進(jìn)行說明。在圖1中表示半導(dǎo)體存儲裝置10的框圖。如圖1所示，半導(dǎo)體存儲裝置1具備存儲器單元陣列11、傳感放大器模塊12、行解碼器13、狀態(tài)寄存器14、地址寄存器15、命令寄存器16、定序器17、及電壓產(chǎn)生電路18。

存儲器單元陣列11具備區(qū)塊blk0～blkn(n為1以上的自然數(shù))。區(qū)塊blk是與位線及字線建立了關(guān)聯(lián)的多個非易失性存儲器單元的集合，例如成為數(shù)據(jù)的刪除單位。在存儲器單元中，應(yīng)用存儲2位以上的數(shù)據(jù)的mlc(multi-levelcell，多層存儲單元)方式。本實施方式是以使存儲器單元存儲2位的數(shù)據(jù)的情況為例進(jìn)行說明。

傳感放大器模塊12傳感從存儲器單元陣列11讀出的數(shù)據(jù)dat，并視需要將讀出的數(shù)據(jù)dat輸出到外部的控制器。另外，傳感放大器模塊12根據(jù)從控制器接收的寫入數(shù)據(jù)dat而對位線施加電壓。

行解碼器13選擇與進(jìn)行讀出及寫入的對象的存儲器單元對應(yīng)的字線。而且，行解碼器13對所選擇的字線及未選擇的字線分別施加所需的電壓。

狀態(tài)寄存器14保持半導(dǎo)體存儲裝置1的狀態(tài)信息sts。

地址寄存器15保持從控制器發(fā)送的地址信息add。而且，地址寄存器15將地址信息add所包含的列地址信號ca及行地址信號ra分別發(fā)送到傳感放大器模塊12及行解碼器13。

命令寄存器16保持從控制器20發(fā)送的命令cmd。而且，命令寄存器16將命令cmd發(fā)送到定序器17。

定序器17控制半導(dǎo)體存儲裝置10整體的動作。另外，定序器17具備計數(shù)器。該計數(shù)器是在進(jìn)行寫入動作時使用，對下述編程循環(huán)的次數(shù)進(jìn)行計數(shù)。

電壓產(chǎn)生電路18產(chǎn)生適合于存儲器單元陣列11、傳感放大器模塊12、及行解碼器13的電壓。

[1-1-1]存儲器單元陣列11的電路構(gòu)成

接下來，使用圖2對存儲器單元陣列11的電路構(gòu)成進(jìn)行說明。在圖2中，表示存儲器單元陣列11的電路圖。以下，針對該電路構(gòu)成，使用1個區(qū)塊blk進(jìn)行說明。如圖2所示，區(qū)塊blk具備多個nand(not-and，與非)串ns。

各nand串ns是對應(yīng)于位線bl0～bl(l－1)((l－1)為1以上的自然數(shù))而設(shè)置，例如包含8個存儲器單元晶體管mt(mt0～mt7)、及選擇晶體管st1、st2。此外，1個nand串ns所包含的存儲器單元晶體管mt的個數(shù)并不限定于此，能夠設(shè)為任意個數(shù)。

存儲器單元晶體管mt具備控制柵極及電荷蓄積層，且非易失地保持?jǐn)?shù)據(jù)。另外，存儲器單元晶體管mt0～mt7串聯(lián)連接在選擇晶體管st1的源極與選擇晶體管st2的漏極之間。同一區(qū)塊內(nèi)的選擇晶體管st1及st2的柵極分別共通連接于選擇柵極線sgd及sgs。同樣地，同一區(qū)塊內(nèi)的存儲器單元晶體管mt0～mt7的控制柵極分別共通連接于字線wl0～wl7。

另外，在存儲器單元陣列11內(nèi)，位于同一列的nand串ns的選擇晶體管st1的漏極共通連接于位線bl。也就是說，位線bl將在多個區(qū)塊blk間位于同一列的nand串ns共通連接。進(jìn)而，多個選擇晶體管st2的源極共通連接于源極線sl。

在以上的構(gòu)成中，將連接于共通的字線wl的多個存儲器單元所保持的1位數(shù)據(jù)的集合稱為“頁面”。因此，在使1個存儲器單元存儲2位數(shù)據(jù)的情況下，在連接于1條字線wl的多個存儲器單元的集合中，存儲2頁面量的數(shù)據(jù)。將該2頁面量的數(shù)據(jù)中高階位數(shù)據(jù)的集合稱為高階頁面，且將低階位數(shù)據(jù)的集合稱為低階頁面。如果針對“頁面”換句話說，那么所謂“頁面”也能夠定義為由連接于同一字線的存儲器單元所形成的存儲器空間的一部分。

數(shù)據(jù)的寫入及讀出可逐頁面地進(jìn)行，也可逐字線wl地進(jìn)行。將逐頁面地進(jìn)行數(shù)據(jù)的寫入及讀出的方式稱為page-by-pagereading/writing(逐頁面讀出/寫入)，將逐字線wl地進(jìn)行數(shù)據(jù)的寫入及讀出的方式稱為sequentialreading/writing(定序讀出/寫入)。例如，在使1個存儲器單元存儲2位數(shù)據(jù)的情況下，能夠通過1次命令輸入而一次性地寫入或讀出分配到1條字線wl的2頁面量的數(shù)據(jù)。

[1-1-2]存儲器單元的閾值分布

接下來，使用圖3對存儲器單元的閾值分布進(jìn)行說明。在圖3中表示存儲2位數(shù)據(jù)的存儲器單元的閾值分布、及在驗證時使用的電壓，且圖3的縱軸及橫軸分別對應(yīng)于存儲器單元的個數(shù)及閾值電壓vth。

如上所述，存儲器單元晶體管mt根據(jù)閾值電壓來保持?jǐn)?shù)據(jù)。例如，在存儲器單元晶體管mt保持2位的數(shù)據(jù)的情況下，存儲器單元晶體管mt的閾值電壓的分布像圖3所示那樣分成4個。將分別與該4個閾值分布對應(yīng)的2位的數(shù)據(jù)從閾值電壓較低的數(shù)據(jù)起依序稱為“er”電平、“a”電平、“b”電平、及“c”電平。另外，圖3所示的驗證電壓av、bv、及cv分別被用于寫入時的“a”電平、“b”電平、及“c”電平的驗證。這些電壓值的關(guān)系為av＜bv＜cv。

保持“er”電平的存儲器單元晶體管mt的閾值電壓未達(dá)電壓av，相當(dāng)于數(shù)據(jù)的刪除狀態(tài)。保持“a”電平的存儲器單元晶體管mt的閾值電壓為電壓av以上且未達(dá)bv。保持“b”電平的存儲器單元晶體管mt的閾值電壓為電壓bv以上且未達(dá)cv。保持“c”電平的存儲器單元晶體管mt的閾值電壓為電壓cv以上。

讀出“a”電平的數(shù)據(jù)的電壓被設(shè)定于“er”電平的較高的底部與“a”電平的較低的底部之間。讀出“b”電平的數(shù)據(jù)的電壓被設(shè)定于“a”電平的較高的底部與“b”電平的較低的底部之間。讀出“c”電平的數(shù)據(jù)的電壓被設(shè)定于“b”電平的較高的底部與“c”電平的較低的底部之間。

[1-2]寫入動作

接下來，對半導(dǎo)體存儲裝置1中的寫入動作的概略情況進(jìn)行說明。

在寫入動作中，使編程電壓逐步增加而反復(fù)進(jìn)行編程循環(huán)，所述編程循環(huán)是將電子注入到電荷蓄積層而使閾值電壓變動的編程動作、與判斷通過該編程動作而變動的閾值電壓是否處于適當(dāng)?shù)碾娖降尿炞C動作的組合。在編程動作時，對完成寫入或禁止寫入的存儲器單元晶體管mt，能夠通過例如自升壓技術(shù)等抑制閾值電壓的變動，也不進(jìn)行編程動作后的驗證。

另外，在本實施方式的寫入動作中，根據(jù)要寫入的數(shù)據(jù)，將連接于同一字線wl的存儲器單元晶體管mt分為2個組。例如，在進(jìn)行2頁面數(shù)據(jù)的順序?qū)懭氲那闆r下，分組成寫入目標(biāo)閾值較低的“a”電平或“b”電平的第一組、及寫入目標(biāo)閾值較高的“c”電平的第二組。

在該情況下，在1次編程動作中，對字線wl施加與第一組對應(yīng)的編程電壓vpgma，接著施加與第二組對應(yīng)的編程電壓vpgmc。該電壓vpgma及vpgmc分別最適于“a”電平及“c”電平的編程動作，且為vpgma＜vpgmc。在施加與其中一組對應(yīng)的編程電壓時，使另一組存儲器單元晶體管mt為禁止寫入。而且，在執(zhí)行該編程動作之后，對各存儲器單元晶體管mt執(zhí)行“a”電平、“b”電平、及“c”電平的驗證。

像這樣，在本實施方式的寫入動作中，在1次編程循環(huán)中，目標(biāo)閾值較低的第一組的編程動作、與目標(biāo)閾值較高的第二組的編程動作并行地進(jìn)行。

接下來，使用圖4～圖6對半導(dǎo)體存儲裝置1的寫入動作的詳細(xì)情況進(jìn)行說明。在圖4中表示用來對寫入動作進(jìn)行說明的定義，在圖5中表示寫入動作的流程圖，在圖6中通過時序圖表示寫入動作的一例。

如圖4所示，以下，為了簡化說明，將對連接于同一字線wl的3個存儲器單元晶體管mt(mta、mtb、及mtc)寫入各不相同的數(shù)據(jù)的情況用作示例。在本例中，對存儲器單元晶體管mta、mtb、及mtc分別進(jìn)行“a”電平、“b”電平、及“c”電平的寫入。另外，將連接于存儲器單元晶體管mta、mtb、及mtc的一端的位線bl分別稱為位線bla、blb、及blc。

如圖5所示，將本實施方式的寫入動作分成分別包含編程循環(huán)的3個階段。依執(zhí)行的順序?qū)⑦@些稱為寫入動作的第一～第三階段，以下對各階段的動作進(jìn)行說明。此外，在本實施方式中，將“a”電平的寫入設(shè)為比“c”電平的寫入更早地結(jié)束。

首先，對寫入動作的第一階段進(jìn)行說明。在第一階段內(nèi)，執(zhí)行所述編程循環(huán)直到“a”電平的寫入結(jié)束為止。

首先，定序器17將計數(shù)器復(fù)位(n＝0、步驟s10)。該計數(shù)器是在下述第二階段的編程循環(huán)中使用。也就是說，在本實施方式中在寫入動作的開始將計數(shù)器復(fù)位，但像這樣將計數(shù)器復(fù)位的時序并不限定于此。計數(shù)器只要在寫入動作移行到第二階段之前復(fù)位即可。

接下來，進(jìn)行對第一組的編程動作(步驟s11)。具體來說，如圖6所示，傳感放大器模塊12對位線bla及blb施加電壓vss，對位線blc施加電壓vbl。電壓vss是接地電壓，電壓vbl是從傳感放大器模塊12供給的電源電壓。當(dāng)對位線blc施加電壓vbl時，將對應(yīng)的選擇晶體管st1切斷，存儲器單元晶體管mtc的通道變成浮動狀態(tài)。然后，行解碼器13對字線wl施加電壓vpgma。這樣一來，第一組存儲器單元晶體管mta及mtb的閾值電壓通過控制柵極與通道間的電位差而變動，第二組存儲器單元晶體管mtc通過使通道的電壓升壓而抑制閾值電壓的變動。

接下來，進(jìn)行對第二組的編程動作(步驟s12)。該編程動作相對于步驟s11的動作在如下方面相同，即，使對位線bla及blb、位線blc、以及字線wl施加的電壓分別為vbl、vss、及vpgmc。這樣一來，在第二組存儲器單元晶體管mtc中閾值電壓變動，且在第一組存儲器單元晶體管mta及mtb中抑制閾值電壓的變動。

接下來，進(jìn)行對第一及第二組的驗證動作(步驟s13)。具體來說，對字線wl依序施加驗證電壓va、vb、及vc，確認(rèn)存儲器單元晶體管mta、mtb、及mtc的閾值電壓是否分別成為va、vb、及vc以上。

接下來，定序器17確認(rèn)對存儲器單元晶體管mta的“a”電平的驗證結(jié)果(步驟s14)。這里，在“a”電平的驗證失敗的情況下(步驟s14、否)，定序器17將編程電壓vpgma及vpgmc分別遞增δvpgm(步驟s15)而返回到步驟s11的動作。也就是說，在步驟s11～s13中使用遞增后的編程電壓，再次執(zhí)行“a”電平、“b”電平、及“c”電平的編程動作及驗證動作。然后，在步驟s14中，于在“a”電平的驗證通過的情況下(步驟s14、是)，移行到寫入動作的第二階段。

以上的動作對應(yīng)于寫入動作的第一階段。圖6所示的例子表示在所述第一階段內(nèi)，在第三次編程循環(huán)中通過“a”電平的驗證的情況。

接下來，對寫入動作的第二階段進(jìn)行說明。在第二階段的編程循環(huán)中，執(zhí)行對第一組的編程動作及驗證動作，并跳過對第二組的編程動作及驗證動作。

首先，進(jìn)行對第一組的編程動作(步驟s16)。具體來說，如圖6所示，傳感放大器模塊12對位線blb施加電壓vss，對位線blc施加電壓vbl。這時，寫入結(jié)束的存儲器單元晶體管mta變成禁止寫入，因此對位線bla施加電壓vbl。這樣一來，存儲器單元晶體管mtb的閾值電壓變動，且抑制存儲器單元晶體管mta及mtc的閾值電壓的變動。

接下來，進(jìn)行對第一組的驗證動作(步驟s17)。具體來說，對字線wl施加驗證電壓vb，確認(rèn)存儲器單元晶體管mtb的閾值電壓是否變成vb以上。

接下來，定序器17參照計數(shù)器確認(rèn)與步驟s16及s17對應(yīng)的編程動作及驗證動作的執(zhí)行次數(shù)(步驟s18)。這里，在計數(shù)器的數(shù)值未達(dá)k(k為1以上的自然數(shù))的情況下(步驟s18、否)，定序器17使編程電壓vpgma及計數(shù)器遞增(步驟s19)而返回到步驟s16的動作。在步驟s18中，在計數(shù)器的值與k一致的情況下(步驟s18、是)，跳過對第二組的編程動作及驗證動作的次數(shù)達(dá)到指定的次數(shù)。這樣一來，定序器17使編程電壓vpgma遞增(步驟s20)而移行到寫入動作的第三階段。

以上的動作對應(yīng)于寫入動作的第二階段。圖6所示的例子表示在所述第二階段內(nèi)跳過對第二組的編程動作及驗證動作的次數(shù)為2次的情況。也就是說，圖6所示的例子是在“a”電平的驗證通過之后，跳過對第二組的編程動作及驗證動作，反復(fù)2次進(jìn)行對第一組的編程動作及驗證動作。

接下來，對寫入動作的第三階段進(jìn)行說明。在第三階段內(nèi)，再次開始對第二組的編程動作及驗證動作，并執(zhí)行編程循環(huán)直到“b”電平及“c”電平的驗證通過為止。

首先，執(zhí)行對第一組的編程動作(步驟s21)。該編程動作與步驟s16相同。接下來，執(zhí)行對第二組的編程動作(步驟s22)。該編程動作與步驟s16的動作相比，在如下方面相同，即，使對位線blb、位線blc、及字線wl施加的電壓分別為vbl、vss、及vpgmc。

接下來，進(jìn)行對第一及第二組的驗證動作(步驟s23)。具體來說，對字線wl施加驗證電壓vb及vc，并確認(rèn)存儲器單元晶體管mtb、mtc的閾值電壓是否分別變成vb、vc以上。

接下來，定序器17確認(rèn)“b”電平及“c”電平的驗證結(jié)果(步驟s24)。這里，在“b”電平及“c”電平的驗證失敗的情況下(步驟s24、否)，定序器17使編程電壓vpgma及vpgmc遞增(步驟s25)而返回到步驟s21的動作。也就是說，在步驟s21～s23中使用遞增后的編程電壓，再次執(zhí)行“b”電平、及“c”電平的編程動作及驗證動作。在步驟s24中，在“b”電平及“c”電平的驗證通過的情況下(步驟s24、是)，半導(dǎo)體存儲裝置1結(jié)束寫入動作。

此外，在步驟s24中，在第一及第二組中的一組的寫入先結(jié)束的情況下，在步驟s25中使對應(yīng)的編程電壓遞增，在步驟s21～s23中執(zhí)行另一組的編程動作及驗證動作。

以上的動作對應(yīng)于寫入動作的第三階段。圖6所示的例子表示在所述第三階段內(nèi)，在第三次編程循環(huán)中“c”電平的驗證通過，在第四次編程循環(huán)中“b”電平的驗證通過的情況。

如上所述，本實施方式的寫入動作如下，即，于在1次編程循環(huán)中執(zhí)行與2組分別對應(yīng)的編程動作的寫入動作中，在寫入動作的中途暫時性地跳過其中一組的編程動作及驗證動作。

此外，也可將跳過所述其中一組的編程動作及驗證動作的時序設(shè)為寫入動作的最初。在該情況下，寫入動作的流程圖成為圖7所示那樣，寫入動作被分成第一及第二階段這2個階段。圖7所示的第一及第二階段分別對應(yīng)于圖5所示的第二階段及第一階段。

具體來說，圖7所示的第一階段首先執(zhí)行圖5所示的步驟s10。

接下來，進(jìn)行對第一組的編程動作(步驟s30)。也就是說，對分別寫入“a”電平及“b”電平的存儲器單元晶體管mta、mtb執(zhí)行編程動作及驗證動作。

接下來，進(jìn)行對第一組的驗證動作(步驟s31)。也就是說，依序?qū)ψ志€wl施加驗證電壓va及vb，確認(rèn)存儲器單元晶體管mta、mtb的閾值電壓是否分別變成va、vb以上。

接下來，移行到步驟s18。以后的動作與圖5所示的第二階段相同，僅于在步驟s19之后移行到步驟s30的方面不同。

另一方面，圖7所示的第二階段是在步驟s20之后，首先依序執(zhí)行圖5所示的步驟s11～s13。也就是說，執(zhí)行對第一及第二組的編程動作、及驗證動作。

接下來，定序器17確認(rèn)各數(shù)據(jù)的驗證結(jié)果(步驟s32)。這里，在包含驗證失敗的位的情況下(步驟s32、否)，定序器17使對應(yīng)的編程電壓vpgm遞增(步驟s15)而返回到步驟s11的動作。于在步驟s32中所有驗證通過的情況下(步驟s32、是)，半導(dǎo)體存儲裝置1結(jié)束寫入動作。

與以上所說明的圖7的流程圖對應(yīng)的寫入動作的一例是圖8所示的時序圖。如圖8所示，在寫入動作的第一階段內(nèi)，僅執(zhí)行其中一組的編程動作及驗證動作。然后，在第二階段內(nèi)，執(zhí)行兩組的編程動作及驗證動作，且反復(fù)進(jìn)行編程動作及驗證動作直到各數(shù)據(jù)的寫入結(jié)束為止。

[1-3]第一實施方式的效果

接下來，對第一實施方式的效果進(jìn)行說明。根據(jù)第一實施方式的半導(dǎo)體存儲裝置1，能夠提高數(shù)據(jù)的可靠性。以下，對該效果的詳細(xì)情況進(jìn)行說明。

在半導(dǎo)體存儲裝置進(jìn)行順序?qū)懭氲那闆r下，存在將連接于同一字線wl的存儲器單元晶體管mt分成目標(biāo)閾值較低的組及目標(biāo)閾值較高的組而進(jìn)行寫入的情況。具體來說，半導(dǎo)體存儲裝置是在1次編程循環(huán)中對各組分別施加最優(yōu)化的編程電壓，在進(jìn)行其中一組的寫入的期間使另一組為禁止寫入。由此，半導(dǎo)體存儲裝置能夠?qū)δ繕?biāo)閾值較高的組從開始起施加較高的編程電壓，所以能夠縮短寫入時間。

但是，存在如下情況：如果目標(biāo)閾值較高的組的寫入結(jié)束的時序較早，那么對該組在寫入結(jié)束后施加多余的編程電壓的次數(shù)變多。例如，像圖9所示的閾值分布那樣，在2頁面數(shù)據(jù)的順序?qū)懭胫?，在分組成要寫入目標(biāo)閾值較低的“a”電平或“b”電平的第一組、及寫入目標(biāo)閾值較高的“c”電平的第二組的情況下，“a”電平及“c”電平的寫入先結(jié)束。這樣一來，在執(zhí)行“b”電平的寫入的期間，對寫入了“c”電平的存儲器單元晶體管mt施加多余的編程電壓。像這樣，在寫入結(jié)束之后施加了編程電壓的存儲器單元晶體管mt的閾值電壓存在即便使用自升壓技術(shù)等，也會像圖9的虛線所示那樣變動的情況。

因此，本實施方式的半導(dǎo)體存儲裝置1在這種寫入動作中，設(shè)置跳過對其中一組的編程動作及驗證動作的期間。具體來說，在圖9所示的例子中，例如在定序器17檢測到“a”電平的寫入結(jié)束之后、或在寫入動作的最初設(shè)置跳過“c”電平的寫入的期間。跳過該寫入的期間是通過例如編程循環(huán)的次數(shù)而設(shè)定，該次數(shù)能夠設(shè)定為任意數(shù)值。

由此，本實施方式的半導(dǎo)體存儲裝置1能夠使目標(biāo)閾值較低的組的寫入結(jié)束的時序、與目標(biāo)閾值較高的組的寫入結(jié)束的時序一致。也就是說，本實施方式的半導(dǎo)體存儲裝置1能夠抑制例如“c”電平的閾值電壓的擴(kuò)大，從而能夠提高寫入的數(shù)據(jù)的可靠性。

[2]第二實施方式

接下來，對第二實施方式的半導(dǎo)體存儲裝置進(jìn)行說明。第二實施方式于在所述第一實施方式中所說明的進(jìn)行2頁面數(shù)據(jù)的順序?qū)懭氲那闆r的示例中，相對于在第一實施方式中以“a”及“b”電平/“c”電平進(jìn)行分組，而在第二實施方式中以“a”電平/“b”及“c”電平進(jìn)行分組。以下，對與第一實施方式不同的方面進(jìn)行說明。

[2-1]寫入動作

首先，對半導(dǎo)體存儲裝置1中的寫入動作的概略情況進(jìn)行說明。

在本實施方式中，在進(jìn)行2頁面數(shù)據(jù)的順序?qū)懭氲那闆r下，存儲器單元晶體管mt被分組成寫入目標(biāo)閾值較低的“a”電平的第一組、及寫入目標(biāo)閾值較高的“b”電平及“c”電平的第二組。

在該情況下，在1次編程動作中對字線wl施加與第一組對應(yīng)的編程電壓vpgma，接著施加與第二組對應(yīng)的編程電壓vpgmb。該電壓vpgmb被設(shè)為最適于“b”電平的編程動作，且為vpgma＜vpgmb＜vpgmc。

接下來，使用圖10及圖11對半導(dǎo)體存儲裝置1的寫入動作的詳細(xì)情況進(jìn)行說明。在圖10中表示寫入動作的流程圖，在圖11中通過時序圖表示寫入動作的一例。用來對寫入動作進(jìn)行說明的定義與在第一實施方式中說明的圖4相同。

如圖10所示，本實施方式的寫入動作是如下，即，相對于在圖5中說明的流程圖，配合所述分組而變更執(zhí)行的編程動作及驗證動作的內(nèi)容，將在第二階段內(nèi)跳過編程動作及驗證動作的組設(shè)為第一組。以下，對寫入動作的第一～第三階段簡單地進(jìn)行說明。此外，在本實施方式中，將“b”電平的寫入設(shè)為比“a”電平的寫入更早地結(jié)束。

首先，在寫入動作的第一階段內(nèi)，定序器17在步驟s10之后執(zhí)行“a”電平的編程動作(步驟s40)，接著執(zhí)行“b”電平及“c”電平的編程動作(步驟s41)。然后，定序器17執(zhí)行“a”電平、“b”電平、及“c”電平的驗證(步驟s42)，并確認(rèn)“b”電平的驗證結(jié)果(步驟s43)。這里，在“b”電平的驗證失敗的情況下(步驟s43、否)，定序器17使編程電壓vpgma及vpgmb遞增δvpgm(步驟s44)而返回到步驟s40。也就是說，在步驟s40～s42中，使用遞增后的編程電壓，再次執(zhí)行“a”電平、“b”電平、及“c”電平的編程動作及驗證動作。在步驟s42中，在“b”電平的驗證通過的情況下(步驟s43、是)，移行到寫入動作的第二階段。圖11所示的例子表示在該第一階段內(nèi)在第三次編程循環(huán)中“b”電平的驗證通過的情況。

接下來，在寫入動作的第二階段內(nèi)，定序器17執(zhí)行“c”電平的編程動作(步驟s45)，接著執(zhí)行“c”電平的驗證(步驟s46)。然后，在步驟s18中，確認(rèn)計數(shù)次數(shù)，在計數(shù)器的數(shù)值未達(dá)k(k為1以上的自然數(shù))的情況下(步驟s18、否)，定序器17使編程電壓vpgmb及計數(shù)器遞增(步驟s47)而返回到步驟s44的動作。在步驟s18中，在計數(shù)器的值與k一致的情況下(步驟s18、是)，跳過對第一組的編程動作及驗證動作的次數(shù)達(dá)到指定的次數(shù)。這樣一來，定序器17使編程電壓vpgmb遞增(步驟s48)而移行到寫入動作的第三階段。圖11所示的例子表示在該第二階段內(nèi)，跳過對第一組的編程動作及驗證動作的次數(shù)為2次的情況。

接下來，在寫入動作的第三階段內(nèi)，定序器17執(zhí)行“a”電平的編程動作(步驟s49)，接著執(zhí)行“c”電平的編程動作(步驟s50)。然后，定序器17執(zhí)行“a”電平及“c”電平的驗證(步驟s51)，并確認(rèn)“a”電平及“c”電平的驗證結(jié)果(步驟s52)。這里，在驗證失敗的情況下(步驟s52、否)，定序器17使編程電壓vpgma及vpgmb遞增(步驟s53)而返回到步驟s48的動作。在步驟s51中在驗證通過的情況下(步驟s52、是)，半導(dǎo)體存儲裝置1結(jié)束寫入動作。圖11所示的例子表示在該第三階段內(nèi)，在第三次編程循環(huán)中“a”電平的驗證通過，在第四次編程循環(huán)中“c”電平的驗證通過的情況。

如上所述，執(zhí)行本實施方式的寫入動作。

此外，與第一實施方式同樣地，也可將跳過所述其中一組的編程動作及驗證動作的時序設(shè)為寫入動作的最初。在該情況下，寫入動作的流程圖成為圖12所示那樣，圖12與如下相同：相對于在圖7中所說明的流程圖而變更執(zhí)行編程動作及驗證動作的組。以下，對圖12所示的寫入動作的第一及第二階段簡單地進(jìn)行說明。

首先，在圖7所示的第一階段內(nèi)，定序器17在步驟s10之后執(zhí)行“b”電平及“c”電平的編程動作(步驟s60)，接著執(zhí)行“b”電平及“c”電平的驗證(步驟s61)。然后，移行到步驟s18。以后的動作與圖7所示的第二階段相同，僅于在步驟s46之后移行到步驟s60的方面不同。

接下來，在圖7所示的第二階段內(nèi)，定序器17在步驟s47之后執(zhí)行在步驟s40～s42中說明的編程動作及驗證動作。然后，定序器17確認(rèn)驗證結(jié)果(步驟s32)。這里，在包含驗證失敗的位的情況下(步驟s32、否)，定序器17使對應(yīng)的編程電壓vpgm遞增(步驟s44)而返回到步驟s40的動作。在步驟s32中在所有驗證通過的情況下(步驟s32、是)，半導(dǎo)體存儲裝置1結(jié)束寫入動作。

與以上所說明的圖12的流程圖對應(yīng)的寫入動作的一例是圖13所示的時序圖。圖13所示的時序圖與在第一實施方式中說明的圖7相同，僅所施加的電壓條件不同。

[2-2]第二實施方式的效果

接下來，對第二實施方式的效果進(jìn)行說明。根據(jù)第二實施方式的半導(dǎo)體存儲裝置1，與第一實施方式同樣地能夠提高數(shù)據(jù)的可靠性。以下，對該效果的詳細(xì)情況進(jìn)行說明。

例如，像圖14所示的閾值分布那樣，在2頁面數(shù)據(jù)的順序?qū)懭胫?，在分組成寫入目標(biāo)閾值較低的“a”電平的第一組、及寫入目標(biāo)閾值較高的“b”電平及“c”電平的第二組的情況下，“a”電平及“b”電平的寫入先結(jié)束。這樣一來，在執(zhí)行“c”電平的寫入的期間，對已寫入“a”電平的存儲器單元晶體管mt施加多余的編程電壓。在這種情況下，如上所述，存在存儲器單元晶體管mt的閾值電壓像圖14的虛線所示那樣變動的情況。

因此，本實施方式的半導(dǎo)體存儲裝置1與第一實施方式同樣地，設(shè)置跳過對其中一組的編程動作及驗證動作的期間。具體來說，在圖14所示的例子中，例如在定序器17檢測到“b”電平的寫入結(jié)束之后、或在寫入動作的最初設(shè)置跳過“a”電平的寫入的期間。

由此，本實施方式的半導(dǎo)體存儲裝置1與第一實施方式同樣地，能夠使目標(biāo)閾值較低的組的寫入結(jié)束的時序、與目標(biāo)閾值較高的組的寫入結(jié)束的時序一致。這樣一來，本實施方式的半導(dǎo)體存儲裝置1能夠抑制例如“a”電平的閾值電壓的擴(kuò)大，從而能夠與第一實施方式同樣地提高寫入的數(shù)據(jù)的可靠性。

[3]第三實施方式

接下來，對第三實施方式的半導(dǎo)體存儲裝置進(jìn)行說明。第三實施方式是對進(jìn)行2頁面數(shù)據(jù)的逐一頁面寫入的情況，應(yīng)用第二實施方式的寫入動作。以下，對與第一及第二實施方式不同的方面進(jìn)行說明。

在半導(dǎo)體存儲裝置1中，2頁面數(shù)據(jù)的逐一頁面寫入例如像圖15所示那樣分成低階頁面的寫入、及高階頁面的寫入而執(zhí)行。

首先，如圖15(a)所示，對“er”電平的存儲器單元晶體管mt進(jìn)行低階頁面的寫入動作。由此，如圖15(b)所示，“er”電平的閾值分布被提高到“l(fā)m”(lowermiddle，中低)電平。保持“l(fā)m”電平的存儲器單元晶體管的閾值電壓為電壓mv以上。電壓mv是在“l(fā)m”電平的驗證中使用的電壓。此外，將讀出“l(fā)m”電平的數(shù)據(jù)的電壓設(shè)定于“er”電平的較高的底部與“l(fā)m”電平的較低的底部之間。

接下來，對“er”電平及“l(fā)m”電平的存儲器單元晶體管mt進(jìn)行高階頁面的寫入動作。由此，如圖15(c)所示，“er”電平的閾值分布被提高到“a”電平，“l(fā)m”電平的閾值分布被提高到“b”電平或“c”電平。

第三實施方式的半導(dǎo)體存儲裝置1在所述2頁面數(shù)據(jù)的逐一頁面寫入中，應(yīng)用第二實施方式的寫入動作。具體來說，在進(jìn)行高階頁面的寫入時，分組成寫入從“er”電平到“a”電平的第一組、及寫入從“l(fā)m”電平到“b”電平或“c”電平的第二組。然后，在1次編程循環(huán)中，分別使用與“er”電平及“l(fā)m”電平對應(yīng)的編程電壓，并行地進(jìn)行目標(biāo)閾值較低的第一組的編程動作、及目標(biāo)閾值較高的第二組的編程動作。進(jìn)而，在寫入動作中設(shè)置跳過“a”電平的寫入的期間。

由此，本實施方式的半導(dǎo)體存儲裝置1在逐一頁面寫入中也與第二實施方式同樣地，能夠使目標(biāo)閾值較低的組的寫入結(jié)束的時序、與目標(biāo)閾值較高的組的寫入結(jié)束的時序一致。這樣一來，本實施方式的半導(dǎo)體存儲裝置1能夠抑制例如“a”電平的閾值電壓的擴(kuò)大，且與第一及第二實施方式同樣地，能夠提高寫入的數(shù)據(jù)的可靠性。

[3]變化例等

所述實施方式的半導(dǎo)體存儲裝置《1、圖1》具備能夠存儲2位以上的數(shù)據(jù)的第一存儲器單元《mt、圖4》、及連接于第一存儲器單元的字線《wl、圖4》。在第一存儲器單元的寫入動作中，在寫入動作的第一期間，對字線wl在施加第一次數(shù)《1次、圖6》的寫入電壓之后施加驗證電壓。在繼第一期間之后的第二期間，對字線wl在施加比第一次數(shù)多的第二次數(shù)《2次、圖6》的寫入電壓之后，施加驗證電壓。

由此，可提供能夠提高數(shù)據(jù)的可靠性的半導(dǎo)體存儲裝置。

此外，實施方式并不限定于所述第一～第三實施方式，能夠進(jìn)行各種變化。例如以對存儲器單元寫入2位的數(shù)據(jù)的情況以例對所述實施方式進(jìn)行了說明，但并不限定于此。也就是說，半導(dǎo)體存儲裝置10通過在1次編程循環(huán)中施加2種編程電壓的寫入動作，即便在寫入3位以上的數(shù)據(jù)的情況下，也能夠應(yīng)用第一到第三實施方式。在該情況下，能夠通過2種編程電壓，抑制分別在最后結(jié)束寫入的數(shù)據(jù)的閾值分布的擴(kuò)大。

另外，在所述實施方式中，將開始其中一個編程動作及驗證動作的跳過的時序設(shè)為任一數(shù)據(jù)的寫入結(jié)束的時序或?qū)懭雱倓傞_始之后而進(jìn)行了說明，但并不限定于此。例如，從寫入開始起執(zhí)行對2個組的編程循環(huán)，并對執(zhí)行該編程循環(huán)的次數(shù)進(jìn)行計數(shù)。然后，使定序器17確認(rèn)該次數(shù)是否到達(dá)任意次數(shù)。由此，能夠在任意時序開始其中一個編程動作及驗證動作的跳過。

另外，在1次編程循環(huán)中，施加2種編程電壓的順序、及進(jìn)行驗證的順序并不限定于所述第一～第三實施方式。例如，在第一實施方式的寫入動作中，也可設(shè)為在施加電壓vpgmc之后施加電壓vpgma。另外，在編程動作中，在施加目標(biāo)閾值較低的組的編程電壓時，也可不使目標(biāo)閾值較高的組為禁止寫入。在該情況下，目標(biāo)閾值較高的組的寫入速度稍微變快。

另外，在所述實施方式中，以使驗證電壓呈步進(jìn)狀地上升的情況為例對驗證動作進(jìn)行了說明，但并不限定于此。例如，也可設(shè)為通過使電壓連續(xù)地上升而產(chǎn)生驗證電壓。所謂該情況下的驗證電壓是指傳感放大器模塊12傳感位線bl的電壓的時序的電壓值。另外，所謂施加驗證電壓的次數(shù)是對應(yīng)于在驗證動作時傳感位線bl的電壓的次數(shù)。

另外，在所述實施方式中，以對多個電平連續(xù)地進(jìn)行驗證動作的情況為例進(jìn)行了說明，但并不限定于此。例如，也可分別分開進(jìn)行對各電平的驗證。另外，施加驗證電壓的順序也是以按從低至高的順序進(jìn)行驗證的情況為例進(jìn)行了說明，但并不限定于此，能夠分別調(diào)換順序。

另外，在所述實施方式中，以跳過其中一個的編程動作及驗證動作的次數(shù)成為2次以上的方式進(jìn)行了說明，但并不限定于此，跳過次數(shù)也可僅是1個周期。另外，在所述實施方式中，對該跳過次數(shù)進(jìn)行計數(shù)的計數(shù)器是通過使數(shù)值遞增而對次數(shù)進(jìn)行計數(shù)，但并不限定于此。例如，也可通過遞減計數(shù)器的數(shù)值來對跳過次數(shù)進(jìn)行計數(shù)。在該情況下，例如在第一實施方式中，代替在步驟s10中所說明的計數(shù)器的復(fù)位動作，而在計數(shù)器中設(shè)置n＝k。然后，在第二階段的步驟s18中使定序器17判定是否為n＝0，在步驟s19中使計數(shù)器遞減。由此，與使計數(shù)器遞增的情況同樣地，能夠僅以所需的次數(shù)使其中一個的編程動作及驗證動作跳過。

另外，在所述實施方式中，以最終驗證通過的情況為例進(jìn)行了說明，但并不限定于此。例如，也可設(shè)為在執(zhí)行規(guī)定的次數(shù)的編程循環(huán)而驗證未通過的情況下，將該頁面的寫入本身設(shè)為失敗。

另外，在所述說明中，所謂“連接”表示電連接，不僅包含直接連接的情況，而且也包含經(jīng)由任意元件連接的情況。

此外，在所述各實施方式中，

(1)在讀出動作中，對在a電平的讀出動作所選擇的字線施加的電壓例如為0v～0.55v之間。并不限定于此，也可設(shè)為0.1v～0.24、0.21v～0.31v、0.31v～0.4v、0.4v～0.5v、0.5v～0.55v中的任一者之間。

對在b電平的讀出動作所選擇的字線施加的電壓例如為1.5v～2.3v之間。并不限定于此，也可設(shè)為1.65v～1.8v、1.8v～1.95v、1.95v～2.1v、2.1v～2.3v中的任一者之間。

對在c電平的讀出動作所選擇的字線施加的電壓例如為3.0v～4.0v之間。并不限定于此，也可設(shè)為3.0v～3.2v、3.2v～3.4v、3.4v～3.5v、3.5v～3.6v、3.6v～4.0v中的任一者之間。

作為讀出動作的時間(tr)，也可設(shè)為例如25μs～38μs、38μs～70μs、70μs～80μs之間。

(2)寫入動作如上所述那樣包含編程動作及驗證動作。在寫入動作中，在進(jìn)行編程動作時對所選擇的字線最初施加的電壓例如為13.7v～14.3v之間。并不限定于此，也可設(shè)為例如13.7v～14.0v、14.0v～14.6v中的任一者之間。

也可改變在對奇數(shù)號的字線進(jìn)行寫入時的對所選擇的字線最初施加的電壓、及在對偶數(shù)號的字線進(jìn)行寫入時的對所選擇的字線最初施加的電壓。

在將編程動作設(shè)為ispp方式(incrementalsteppulseprogram，遞增階躍脈沖編程)時，作為逐步增加的電壓，可列舉例如0.5v左右。

作為對未選擇的字線施加的電壓，也可設(shè)為例如6.0v～7.3v之間。并非限定于該情況，也可設(shè)為例如7.3v～8.4v之間，也可設(shè)為6.0v以下。

也可根據(jù)未選擇的字線為奇數(shù)號的字線、還是偶數(shù)號的字線來改變施加的導(dǎo)通電壓。

作為寫入動作的時間(tprog)，也可設(shè)為例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之間。

(3)在刪除動作中，對形成于半導(dǎo)體襯底上部、且在上方配置著所述存儲器單元的井最初施加的電壓例如為12v～13.6v之間。并不限定于該情況，也可為例如13.6v～14.8v、14.8v～19.0v、19.0v～19.8v、19.8v～21v之間。

作為刪除動作的時間(terase)，也可設(shè)為例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之間。

(4)存儲器單元的構(gòu)造是在半導(dǎo)體襯底(硅襯底)上具有隔著膜厚為4～10nm的隧道絕緣膜而配置的電荷蓄積層。該電荷蓄積層可設(shè)為膜厚為2～3nm的sin、或sion等的絕緣膜與膜厚為3～8nm的多晶硅的積層構(gòu)造。另外，也可在多晶硅中添加ru等金屬。在電荷蓄積層之上具有絕緣膜。該絕緣膜具有例如由膜厚為3～10nm的下層high-k(高介電常數(shù))膜與膜厚為3～10nm的上層high-k膜所夾著的膜厚為4～10nm的氧化硅膜。high-k膜可列舉hfo等。另外，可將氧化硅膜的膜厚設(shè)為比high-k膜的膜厚更厚。在絕緣膜上隔著膜厚為3～10nm的材料形成著膜厚為30nm～70nm控制電極。這里，材料為tao等金屬氧化膜、tan等金屬氮化膜。在控制電極中可使用w等。

另外，在存儲器單元間可形成氣隙。

此外，存儲器單元陣列11也可是在半導(dǎo)體襯底的上方三維地積層著存儲器單元晶體管mt的構(gòu)成。關(guān)于這種構(gòu)成，記載于例如稱為“三維積層非易失性半導(dǎo)體存儲器”的在2009年3月19日申請的美國專利申請案12/407,403號。另外，記載于稱為“三維積層非易失性半導(dǎo)體存儲器”的在2009年3月18日申請的美國專利申請案12/406,524號、稱為“非易失性半導(dǎo)體存儲裝置及其制造方法”的在2010年3月25日申請的美國專利申請案12/679,991號、及稱為“半導(dǎo)體存儲器及其制造方法”的在2009年3月23日申請的美國專利申請案12/532,030號。這些專利申請案的全部內(nèi)容是通過參照而被引用于本申請案的說明書中。

另外，在所述實施方式中，區(qū)塊blk也可不成為數(shù)據(jù)的刪除單位。例如其他刪除動作記載于稱為“非易失性半導(dǎo)體存儲裝置”的在2011年9月18日申請的美國專利申請案13/235,389號、及稱為“非易失性半導(dǎo)體存儲裝置”的在2010年1月27日申請的美國專利申請案12/694,690號。這些專利申請案的全部內(nèi)容是通過參照而被引用于本申請的說明書中。

此外，對本發(fā)明的若干個實施方式進(jìn)行了說明，但這些實施方式是作為示例而提出的，并不意圖限定發(fā)明的范圍。這些實施方式能夠以其他各種方式實施，能夠在不脫離發(fā)明主旨的范圍內(nèi)進(jìn)行各種省略、替換、變更。這些實施方式或其變化包含在發(fā)明的范圍或主旨內(nèi)，并且包含在權(quán)利要求書所記載的發(fā)明及其均等的范圍內(nèi)。

[符號的說明]

1半導(dǎo)體存儲裝置

11存儲器單元陣列

12傳感放大器模塊

13行解碼器

14狀態(tài)寄存器

15地址寄存器

16命令寄存器

17定序器

18電壓產(chǎn)生電路