專利名稱：Dqs重新同步校準(zhǔn)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字電路時(shí)序和計(jì)時(shí)(timing and clocking)領(lǐng)域。
技術(shù)背景
當(dāng)數(shù)字信號(hào)從源器件到目標(biāo)器件跨越時(shí)鐘域邊界時(shí)，數(shù)字信號(hào)必須被捕獲和同步化以匹配目標(biāo)器件的計(jì)時(shí)要求。有時(shí)必須相對(duì)源-同步時(shí)鐘信號(hào)的相位調(diào)整目標(biāo)-同步時(shí)鐘信號(hào)的相位從而最小化目標(biāo)器件讀取源器件提供的數(shù)據(jù)的錯(cuò)誤的數(shù)目。發(fā)明內(nèi)容
在某些方法中，已知的“訓(xùn)練”數(shù)據(jù)模式(“training'Mata pattern)是由目標(biāo)器件寫(xiě)入到源器件，然后由目標(biāo)器件從源器件讀回。目標(biāo)器件讀取的訓(xùn)練模式然后用于校準(zhǔn)目標(biāo)器件的時(shí)鐘信號(hào)(“重新同步”時(shí)鐘)以最大化在由重新同步(re-sync)時(shí)鐘信號(hào)計(jì)時(shí)的重新同步寄存器的數(shù)據(jù)的讀取精度。然而，該方法有缺點(diǎn)，即要求數(shù)據(jù)被寫(xiě)入到原器件且然后由目標(biāo)器件讀回，這進(jìn)而可延遲讀取校準(zhǔn)過(guò)程。該方法還有一個(gè)缺點(diǎn)是要求覆蓋/ 重寫(xiě)源器件的現(xiàn)有存儲(chǔ)器內(nèi)容。而且，這類方法要求首先完成寫(xiě)入校準(zhǔn)過(guò)程以確保數(shù)據(jù)精確寫(xiě)入到源器件。
在本發(fā)明的一個(gè)實(shí)施例中，可配置讀取接口電路允許配置特定的讀取路徑用于校準(zhǔn)目標(biāo)器件的讀取接口。具體地，提供多個(gè)讀取路徑，每個(gè)讀取路徑具有可配置多路復(fù)用器(“mux”)，其耦合到讀取路徑的捕獲寄存器，以便多路復(fù)用器可被配置成選擇耦合到捕獲寄存器的反相輸出的輸入，或耦合到讀取數(shù)據(jù)路徑中在先寄存器(prior register)的輸入。當(dāng)捕獲寄存器的反相輸出被選擇時(shí)，在捕獲寄存器的時(shí)鐘輸入處提供的源同步時(shí)鐘信號(hào)(如DQS或延遲DQS信號(hào))產(chǎn)生捕獲寄存器輸出處的觸發(fā)信號(hào)(toggle signal) 0在一個(gè)實(shí)施例中，該觸發(fā)信號(hào)被提供給由重新同步時(shí)鐘信號(hào)計(jì)時(shí)的重新同步寄存器。為重新同步時(shí)鐘信號(hào)的各種可能相位(Phase)比較該觸發(fā)信號(hào)與在耦合到重新同步時(shí)鐘信號(hào)的觸發(fā)寄存器產(chǎn)生的另一個(gè)觸發(fā)信號(hào)，以確定重新同步時(shí)鐘信號(hào)的優(yōu)選相位。對(duì)于其他讀取路徑，耦合到類似捕獲寄存器的多路復(fù)用器被配置選擇耦合到讀取路徑中在先寄存器的輸入，以便讀取路徑可用作進(jìn)入數(shù)據(jù)信號(hào)(如DQ信號(hào))的路徑。這些和其他實(shí)施例將在下面進(jìn)一步詳細(xì)描述。


僅為了說(shuō)明的目的，參考附圖描述本發(fā)明的具體實(shí)施例的幾個(gè)方面。
圖1示出根據(jù)本發(fā)明實(shí)施例的讀取接口電路。
圖2示出圖1中讀取接口電路利用的各種信號(hào)的時(shí)序。
圖3示出設(shè)置和利用圖1中讀取接口電路以使用源-同步時(shí)鐘信號(hào)校準(zhǔn)讀取接口的方法。
圖4示出包括可編程邏輯器件的數(shù)據(jù)處理系統(tǒng)，其具有根據(jù)本發(fā)明實(shí)施例的可配置讀取接口電路。
具體實(shí)施方式
提供下面的描述使得本領(lǐng)域技術(shù)人員能夠?qū)嵤┖褪褂帽景l(fā)明，且下面的描述是在具體應(yīng)用及其要求的背景下提供的。本領(lǐng)域技術(shù)人員可顯然明白對(duì)示例性實(shí)施例的各種修改，且這里定義的一般原理可應(yīng)用于其他實(shí)施例和應(yīng)用，而不偏離本發(fā)明的精神和范疇。因此，本發(fā)明不意欲限制在所示的實(shí)施例，而是要符合與這里公開(kāi)的特征和原理一致的最寬范疇。
圖1示出包括讀取路徑110、120和130的讀取接口電路1000。讀取路徑110、120 和130僅是示例性的；典型集成電路(“IC”)器件上的整個(gè)讀取接口可包括更多讀取路徑。 所示的每個(gè)讀取路徑包括延遲電路D1、第一捕獲寄存器102、第二捕獲寄存器103、第三捕獲寄存器104、反相器105、多路復(fù)用器(“MUX”) 108和重新同步寄存器106和107，所有元件都耦合到一起，如圖所示。圖1進(jìn)一步示出與讀取接口關(guān)聯(lián)的其他電路，其包括鎖相環(huán)路 (“PLL”)161、有限狀態(tài)機(jī)(“FSM”)171、重新同步時(shí)鐘分布網(wǎng)絡(luò)151、延遲電路D2和DQS 時(shí)鐘分布網(wǎng)絡(luò)141。在優(yōu)選實(shí)施例中，讀取路徑110、120、130的設(shè)計(jì)使得103到106和104 到107的時(shí)序關(guān)系切合實(shí)際地嚴(yán)密匹配，且來(lái)自寄存器103，104的數(shù)據(jù)輸出時(shí)序在耦合到 DQS時(shí)鐘分布網(wǎng)絡(luò)141的每個(gè)讀取路徑內(nèi)和每組讀取路徑內(nèi)嚴(yán)密匹配。存在許多不偏離本發(fā)明的精神和范疇的替換。僅舉兩個(gè)示例一個(gè)替換可省略或旁通延遲電路Dl ；另一個(gè)替換可以使用額外時(shí)鐘分布網(wǎng)絡(luò)代替反相器105，該額外時(shí)鐘分布網(wǎng)絡(luò)提供時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)是DQS分布網(wǎng)絡(luò)141提供的信號(hào)的互補(bǔ)(反相)信號(hào)。
進(jìn)一步詳細(xì)考慮讀取接口電路1000的操作，在該示例中，每個(gè)讀取數(shù)據(jù)路徑110、 120和130與具體引腳101關(guān)聯(lián)。選擇與讀取數(shù)據(jù)路徑110關(guān)聯(lián)的引腳101接收來(lái)自源器件的DQS信號(hào)。選擇與讀取數(shù)據(jù)路徑120和130關(guān)聯(lián)的引腳101接收來(lái)自源器件的DQ信號(hào)。在某些雙數(shù)據(jù)速率通信協(xié)議中，DQ信號(hào)包含數(shù)據(jù)，且DQS ( “選通”)信號(hào)是與DQ信號(hào)關(guān)聯(lián)的源-同步時(shí)鐘信號(hào)(即，計(jì)時(shí)源器件數(shù)據(jù)的移動(dòng)的時(shí)鐘信號(hào))。
DQS信號(hào)通過(guò)延遲電路D2(其延遲信號(hào)90度)且其經(jīng)DQS時(shí)鐘分布網(wǎng)絡(luò)141分布，以便每個(gè)讀取數(shù)據(jù)路徑接收延遲的DQS信號(hào)DQS_D，延遲的DQS信號(hào)DQS_D被饋進(jìn)到每個(gè)捕獲寄存器102、103和104的時(shí)鐘輸入。信號(hào)RSC_CLK是源自目標(biāo)器件的目標(biāo)-同步時(shí)鐘信號(hào)。RSC_CLK被饋進(jìn)到每個(gè)讀取路徑的重新同步寄存器106和107的時(shí)鐘輸入。本領(lǐng)域技術(shù)人員可以理解，在替換實(shí)施例中，這里引用的各種信號(hào)可以是差分的，而非單端的。 然而為了易于解釋，這里用單端而非差分信號(hào)示出和描述具體實(shí)施例。
讀取路徑110中的多路復(fù)用器108被配置成選擇其“0”輸入，而讀取路徑120和 130中的多路復(fù)用器108被配置成選擇其“1”輸入。該配置允許讀取路徑120和130用作數(shù)據(jù)路徑以捕獲和重新同步來(lái)自DQ信號(hào)的在與那些讀取路徑關(guān)聯(lián)的引腳101接收的數(shù)據(jù)。 然而，與之相反，一部分讀取路徑110替代地用于產(chǎn)生用于校準(zhǔn)讀取接口的信號(hào)。具體地， 選擇與讀取路徑110關(guān)聯(lián)的多路復(fù)用器108的“0”輸入轉(zhuǎn)換與讀取路徑110的捕獲寄存器 103關(guān)聯(lián)的連接，以便寄存器產(chǎn)生觸發(fā)信號(hào)TGL_1，其頻率為信號(hào)DQS_D的頻率的一半。在當(dāng)前所示實(shí)施例中，該信號(hào)(TGL_1)通過(guò)重新同步寄存器106從而產(chǎn)生信號(hào)TGL_2，其用于校準(zhǔn)過(guò)程以調(diào)整目標(biāo)-同步時(shí)鐘信號(hào)RSC_CLK的相位。RS_CLK被饋進(jìn)到觸發(fā)寄存器109以產(chǎn)生觸發(fā)信號(hào)TGL_3，其頻率為信號(hào)RSC_CLK的頻率的一半。如參考圖2_3的進(jìn)一步說(shuō)明， 信號(hào)TGL_3和TGL_2被FSM 171用來(lái)發(fā)現(xiàn)目標(biāo)時(shí)鐘信號(hào)RSC_CLK的優(yōu)選相位。
在所示示例中，通過(guò)執(zhí)行下面圖3示出和討論的方法3000-B的步驟306_308，F(xiàn)SM 171適于確定RSC_CKL的優(yōu)選相位。在一個(gè)實(shí)施例中，F(xiàn)SM 171是由在電子器件上運(yùn)行軟件的處理器實(shí)現(xiàn)的。這樣的實(shí)施在片上系統(tǒng)(“S0C”)或“可編程片上系統(tǒng)”(“S0PC”)的類型系統(tǒng)中施加最小的額外成本。在其他實(shí)施例中，F(xiàn)SM 171可以以硬件實(shí)現(xiàn)。對(duì)于適于在硬件中實(shí)施適當(dāng)相位掃描和優(yōu)選相位選擇的工具的示例，參看在DDR3的ALTMEMPHY中使用的“定序器”，其作為AlteraQuartus IITM產(chǎn)品分布的一部分運(yùn)送。
圖2是時(shí)序圖，其示出與圖1的實(shí)施例的操作關(guān)聯(lián)的示例性信號(hào)。在該示例中， RSC_CLK是時(shí)鐘信號(hào)，其頻率與時(shí)鐘信號(hào)DQS的頻率相同。信號(hào)DQS_D的相位相對(duì)信號(hào)DQS 被延遲90度(90° )，這是圖1中延遲電路D2的效果，插入延遲電路D2從而在圖1的讀取路徑130和120中的捕獲寄存器102和103提供適當(dāng)?shù)牟东@時(shí)序。TGL_1在讀取路徑110 的寄存器103的輸出處。TGL_1的頻率為DQS_D的一半，且由于DQS_D被提供給寄存器103 的時(shí)鐘輸入，所以TGL_1在DQS_D的時(shí)鐘域中。重新同步寄存器106由重新同步時(shí)鐘信號(hào) RSC_CLK計(jì)時(shí)，且因此其輸出信號(hào)TGL_2在重新同步時(shí)鐘域中。TGL_3也在重新同步時(shí)鐘域內(nèi)，且是觸發(fā)寄存器109的輸出，該觸發(fā)寄存器109接收時(shí)鐘信號(hào)RSC_CLK作為其時(shí)鐘輸入，F(xiàn)SM 171接收并使用TGL_2和TGL_3 (如參考圖3的進(jìn)一步說(shuō)明)，同時(shí)掃描/掠過(guò) (sweeping through)重新同步時(shí)鐘的可能相位從而識(shí)別重新同步時(shí)鐘的優(yōu)選相位。優(yōu)選相位對(duì)準(zhǔn)重新同步時(shí)鐘的上升沿到信號(hào)TGL_1的平坦部分的中部。因此，信號(hào)RSC_CLK_C0R 表示/顯示調(diào)整后重新同步時(shí)鐘的優(yōu)選相位。如圖3的進(jìn)一步解釋，重新同步時(shí)鐘的優(yōu)選相位是通過(guò)識(shí)別重新同步時(shí)鐘的連續(xù)相位的最大集合的中點(diǎn)選擇的，對(duì)于該中點(diǎn)，最終觀察到的TGL_2和TGL_3是同相位的。因此，對(duì)應(yīng)于這些在識(shí)別CLK_C0R后觀察到的觸發(fā)信號(hào)的TGL_2_C0R和TGL_3_C0R與對(duì)應(yīng)于RSC_CLK_C0R的上升沿的過(guò)渡同相位，如圖2所示。 優(yōu)選地，在該具體示例性實(shí)施例中，TGL_1和RSC_CLK_C0R之間的最終關(guān)系最大化在寄存器 106處的建立和保持時(shí)間裕量(margin)。
圖3示出方法3000-A和3000-B。方法3000-A中步驟301-303準(zhǔn)備目標(biāo)器件的讀取接口電路，如圖1所示，其被配置使用方法3000-B的步驟304-308的技術(shù)校準(zhǔn)。
參考方法3000-A，在步驟301，選擇引腳以接收來(lái)自源器件的DQS信號(hào)。在步驟 S302，連接到耦合至所選DQS引腳的讀取路徑的捕獲寄存器的多路復(fù)用器(如，連接到圖1 中所示讀取路徑110的捕獲寄存器103的多路復(fù)用器108)被配置成選擇耦合到捕獲寄存器的反相輸出。在步驟303，連接到與讀取路徑關(guān)聯(lián)的捕獲寄存器的多路復(fù)用器(如連接到圖1中所示的讀取路徑120和130的捕獲寄存器的多路復(fù)用器108)和這些寄存器被配置成選擇沿關(guān)聯(lián)的讀取路徑耦合到在先數(shù)據(jù)寄存器輸出的輸入，所述讀取路徑耦合到接收規(guī)則數(shù)據(jù)信號(hào)的引腳(DQ引腳)。
參考方法3000-B，在步驟30 ，源同步時(shí)鐘信號(hào)(如，DQS或DQS_D)被用于在耦合到所選DQS引腳的讀取路徑的捕獲寄存器的輸出處(如，圖1中示出的讀取路徑110內(nèi)寄存器103的輸出)在源-同步時(shí)鐘域內(nèi)產(chǎn)生觸發(fā)信號(hào)(如，圖1和2中TGL_1)。在步驟 304b,目標(biāo)-同步時(shí)鐘信號(hào)(如圖1和2中RSC_CLK)被用于在觸發(fā)寄存器(如圖1中觸發(fā)寄存器109)的輸出處在目標(biāo)-同步(重新同步)時(shí)鐘域內(nèi)產(chǎn)生觸發(fā)信號(hào)(如圖1和2中TGL_3)。在步驟305，源-同步觸發(fā)信號(hào)(如圖1-2中TGL_1)被用于產(chǎn)生另一個(gè)重新同步時(shí)鐘域觸發(fā)信號(hào)(如圖1-2中TGL_2)。在步驟306，掃描/掠過(guò)(swe印)目標(biāo)-同步時(shí)鐘信號(hào)(RSC_CLK)的可能相位，并分析對(duì)重新同步時(shí)鐘域觸發(fā)信號(hào)(TGL_2和TGLJ3)的最終影響。掃描“可能相位”可包括掃描超過(guò)360度的相位。例如，在一個(gè)實(shí)施例中，可掃描720度相位從而更好地確保精度。如本領(lǐng)域技術(shù)人員理解的，對(duì)于重新同步時(shí)鐘(RSC_CLK)相位集合的可能相位的一半，觀察到的觸發(fā)信號(hào)(TGL_2和TGLJ3)將同相位，且對(duì)于可能的重新同步時(shí)鐘相位集合的另一半，兩個(gè)觸發(fā)信號(hào)(TGL_2和TGLJ3)異相位。在步驟307，該方法確定連續(xù)重新同步時(shí)鐘相位的最大集合，對(duì)于這些時(shí)鐘相位，相應(yīng)的兩個(gè)觸發(fā)信號(hào)(TGL_2 和TGLJ3)同相位。在步驟308，選擇重新同步時(shí)鐘(RSC_CLK)的優(yōu)選相位，其是在步驟307 中識(shí)別的連續(xù)相位的最大集合的中點(diǎn)。
在圖1和3所示實(shí)施例的可替換實(shí)施例中，源-同步(DQS或DQS_D)時(shí)鐘域中的觸發(fā)信號(hào)可直接用于設(shè)定重新同步時(shí)鐘的相位。在此替換實(shí)施例中，重新同步時(shí)鐘的相位與觸發(fā)信號(hào)(如圖2中所示的TGL_1)的相位進(jìn)行比較，且調(diào)整重新同步時(shí)鐘的相位以便其相對(duì)TGL_1偏移90度。此替換實(shí)施例有一定價(jià)值，因?yàn)槠浒瞬东@寄存器的時(shí)序效果。 然而，優(yōu)選基本實(shí)施例中所述的TGL_2和TGL_3的使用，只要/假定使用TGL_2允許重新同步寄存器(如重新同步寄存器106)的設(shè)置和保持時(shí)間被考慮。
在另一個(gè)替換實(shí)施例中，接口上幾個(gè)讀取路徑可耦合到接收DQS信號(hào)的引腳，且類似于讀取路徑110配置，從而產(chǎn)生類似觸發(fā)信號(hào)。在這類替換實(shí)施例中，校準(zhǔn)可基于組合的觸發(fā)信號(hào)，其反映來(lái)自各自的這類讀取路徑的幾個(gè)觸發(fā)信號(hào)的組合。此替換實(shí)施例具有這樣的優(yōu)點(diǎn)，其考慮跨幾個(gè)接口點(diǎn)的讀取路徑中的某些變化，且因此可產(chǎn)生更精確的校準(zhǔn)結(jié)果。如果在讀取路徑內(nèi)或讀取路徑之間，寄存器對(duì)寄存器路徑103到106和104到107 的匹配上有可察覺(jué)的缺陷，或如果路由延遲中的變化大，則該類替換實(shí)施例是特別有用的。
在上述基本實(shí)施例中，觸發(fā)信號(hào)(如TGL_1和TGL_2)的頻率為信號(hào)頻率的一半。 然而，替換實(shí)施可通過(guò)沿讀取路徑配置串聯(lián)的額外寄存器來(lái)提供進(jìn)一步的頻率劃分，從而進(jìn)一步劃分DQS信號(hào)(以類似于當(dāng)多路復(fù)用器108的“0”輸入被選擇時(shí)寄存器103的配置方式)。因此，一般地，用于替換實(shí)施例中校準(zhǔn)的觸發(fā)信號(hào)的頻率為DQS信號(hào)頻率的1/N。
在根據(jù)本發(fā)明的讀取接口的一個(gè)實(shí)施例中，DQS引腳和關(guān)聯(lián)的讀取路徑(如圖1中讀取路徑110)僅用于產(chǎn)生用于如上所述校準(zhǔn)重新同步時(shí)鐘的觸發(fā)信號(hào)。然而，在其他實(shí)施例中，通過(guò)重新配置讀取路徑Iio中多路復(fù)用器108以選擇其“1”輸入，讀取路徑(如讀取路徑110)可被重新配置為沿讀取數(shù)據(jù)路徑捕獲DQS信號(hào)。該配置變化允許讀取路徑110 用于接口的時(shí)滯/失真(skew)補(bǔ)償，從而確定D2相對(duì)Dl延遲的優(yōu)選值。特別地，在這樣的配置中，D2延遲的DQS信號(hào)用作寄存器102、103和104的時(shí)鐘輸入的時(shí)鐘信號(hào)，而Dl延遲的DQS信號(hào)用作這些寄存器的數(shù)據(jù)輸入的數(shù)據(jù)信號(hào)。本領(lǐng)域技術(shù)人員將理解，此替換實(shí)施例允許調(diào)節(jié)D2和/或Dl (在利用Dl的實(shí)施中)的延遲，從而最大化進(jìn)入數(shù)據(jù)的精確捕獲。例如，如果D2和/或Dl的延遲被合適設(shè)定，且捕獲寄存器102、103和104在其數(shù)據(jù)輸入成功捕獲DQS信號(hào)，則寄存器102和103的輸出應(yīng)該保持在穩(wěn)定的高值，且寄存器104的輸出應(yīng)該保持在穩(wěn)定的低值。
在另一個(gè)替換應(yīng)用中，配置讀取路徑110的多路復(fù)用器108從而選擇其“0”輸入允許讀取路徑110用作相對(duì)其他數(shù)據(jù)讀取路徑的“模仿”路徑。由于該路徑上電壓和溫度的時(shí)序變化可以被測(cè)量和用來(lái)調(diào)整時(shí)鐘相位，從而為主數(shù)據(jù)讀取路徑(如讀取路徑120和 130)上的寄存器106和107維持精確的數(shù)據(jù)再同步。這可利用所示的DQS引腳，或替換的引腳。
如圖1所示，讀取接口電路1000可以被實(shí)施為任何支持讀取電路配置的任何IC 中的讀取接口的部件/部分(part)。此配置可經(jīng)存儲(chǔ)在IC上的可編程元件中數(shù)據(jù)完成。 可編程元件可包括動(dòng)態(tài)或靜態(tài)RAM、觸發(fā)器、電子可擦除可編程只讀存儲(chǔ)器(EEPROM)單元、 閃存、熔絲、抗熔可編程連接、或其他存儲(chǔ)器元件。讀取接口配置也可經(jīng)一個(gè)或多于一個(gè)外部產(chǎn)生的信號(hào)完成，該外部產(chǎn)生的信號(hào)在IC的操作過(guò)程中由IC接收。由這類信號(hào)表示的數(shù)據(jù)在IC操作過(guò)程中可存儲(chǔ)在IC或不存儲(chǔ)在IC中。電路配置也可在IC制造過(guò)程中經(jīng)掩模編程完成。雖然掩模編程相對(duì)列出的某些現(xiàn)場(chǎng)可編程選擇有缺點(diǎn)，但其在某些高容量應(yīng)用中有用。
支持讀取接口配置的IC的特定示例是可編程邏輯器件(“PLD”)。PLD(也稱為復(fù)雜PLD、可編程陣列邏輯、可編程邏輯陣列、現(xiàn)場(chǎng)PLD、可擦除PLD，電可擦除PLD，邏輯單元陣列、現(xiàn)場(chǎng)可編程門(mén)陣列、或其他名稱)提供固定IC的優(yōu)點(diǎn)，具有定制IC的靈活性。PLD具有配置元件(即，可編程元件)，其可被編程或再編程。將新數(shù)據(jù)置于配置元件中編程或再編程PLD的邏輯功能和關(guān)聯(lián)的路由路徑。
圖4示出包括PLD 410的示例性數(shù)據(jù)處理系統(tǒng)400。PLD 410包括讀取路徑電路 (RDPC)411。讀取路徑電路411包括根據(jù)本發(fā)明實(shí)施例的讀取路徑電路，如圖1所示的讀取路徑 110、120 和 130。
數(shù)據(jù)處理系統(tǒng)400可包括下列額外組件中的一個(gè)或多于一個(gè)處理器440、存儲(chǔ)器 450、輸入/輸出(I/O)電路420、和外圍設(shè)備430和/或其他組件。這些組件是通過(guò)系統(tǒng)總線465耦合在一起的，并設(shè)置在電路板460上，電路板460被包含在終端用戶系統(tǒng)470內(nèi)。 數(shù)據(jù)處理系統(tǒng)(如系統(tǒng)400)可包括單一終端用戶系統(tǒng)(如終端用戶系統(tǒng)470)或可包括一起工作為數(shù)據(jù)處理系統(tǒng)的多個(gè)系統(tǒng)。
系統(tǒng)400可用在多種應(yīng)用中，如計(jì)算機(jī)網(wǎng)絡(luò)、數(shù)據(jù)網(wǎng)絡(luò)、儀表、視頻處理、數(shù)字信號(hào)處理、或任何在系統(tǒng)設(shè)計(jì)中想要使用可編程或可再編程邏輯的優(yōu)點(diǎn)的其他應(yīng)用中。PLD 410 可用來(lái)執(zhí)行多種不同邏輯功能。例如，PLD 410可被配置為處理器或控制器，其配合處理器 440工作(或在替換實(shí)施例中，PLD自身可用作獨(dú)立系統(tǒng)處理器)。PLD 410也可用作判別訪問(wèn)系統(tǒng)400中共享資源的判別器。在另一個(gè)示例中，PLD 410可被配置為處理器440和系統(tǒng)400中一個(gè)其他組件之間的接口。應(yīng)該注意系統(tǒng)400僅是示例性的。
在一個(gè)實(shí)施例中，系統(tǒng)400是數(shù)字系統(tǒng)。如這里所用，數(shù)字系統(tǒng)不限于純數(shù)字系統(tǒng)，而是包括包含數(shù)字和模擬子系統(tǒng)的混合系統(tǒng)。
雖然關(guān)于所示實(shí)施例具體描述了本發(fā)明，但應(yīng)該理解，可基于本公開(kāi)，不偏離本發(fā)明的范疇做出不同替換、修改和變化。雖然本發(fā)明已經(jīng)結(jié)合當(dāng)前被認(rèn)為是最實(shí)用和優(yōu)選的實(shí)施例被描述，但應(yīng)該理解，本發(fā)明不限于公開(kāi)的實(shí)施例，而是僅由權(quán)利要求限定。
權(quán)利要求
1.一種包括多個(gè)讀取路徑的目標(biāo)集成電路器件，即IC器件的讀取接口，所述讀取路徑包括捕獲寄存器，其包括被耦合以接收源-同步時(shí)鐘信號(hào)的時(shí)鐘輸入，該源-同步時(shí)鐘信號(hào)源自源電路器件提供的時(shí)鐘信號(hào)；以及多路復(fù)用器，其包括至少第一輸入和第二輸入，所述第一輸入耦合到所述捕獲寄存器的反相數(shù)據(jù)輸出，所述第二輸入被耦合以接收來(lái)自所述讀取路徑中的在先電路元件的輸入。
2.根據(jù)權(quán)利要求1所述的讀取接口，其中所述多個(gè)讀取數(shù)據(jù)路徑的第一讀取數(shù)據(jù)路徑的多路復(fù)用器被配置選擇其第一輸入，以便所述第一讀取數(shù)據(jù)路徑的捕獲寄存器的數(shù)據(jù)輸出被耦合以提供在所述源-同步時(shí)鐘信號(hào)的域中的第一觸發(fā)信號(hào)。
3.根據(jù)權(quán)利要求2所述的讀取接口，其中所述多個(gè)讀取數(shù)據(jù)路徑的第二讀取數(shù)據(jù)路徑的多路復(fù)用器被配置選擇其第二輸入，以便所述第二數(shù)據(jù)路徑的捕獲寄存器的數(shù)據(jù)輸出被耦合以提供通過(guò)所述多路復(fù)用器從所述數(shù)據(jù)路徑中的在先電路元件接收的數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的讀取接口，其中所述捕獲寄存器是讀取路徑上的第二捕獲寄存器，所述多路復(fù)用器的第二輸入被耦合以接收所述讀取路徑上的第一捕獲寄存器的輸出ο
5.根據(jù)權(quán)利要求4所述的讀取接口，其中所述第一捕獲寄存器是上升沿觸發(fā)的觸發(fā)器，而所述第二捕獲寄存器是下降沿觸發(fā)的觸發(fā)器。
6.根據(jù)權(quán)利要求1所述的讀取接口，進(jìn)一步包括重新同步寄存器，其被耦合以接收所述目標(biāo)IC器件提供的目標(biāo)-同步時(shí)鐘信號(hào)，且被耦合以接收所述第一觸發(fā)信號(hào)和輸出第二觸發(fā)信號(hào)；以及有限狀態(tài)機(jī)，其被耦合以接收所述第二觸發(fā)信號(hào)并接收由觸發(fā)寄存器的輸出提供的第三觸發(fā)信號(hào)，該觸發(fā)寄存器被耦合接收目標(biāo)-同步時(shí)鐘信號(hào)，其中所述有限狀態(tài)機(jī)進(jìn)一步耦合到鎖相環(huán)，即“PLL”，并適于與所述PLL通信，掃描所述目標(biāo)-同步時(shí)鐘信號(hào)的可能相位，并使用所述第二和第三觸發(fā)信號(hào)確定所述目標(biāo)-同步時(shí)鐘信號(hào)的優(yōu)選相位。
7.根據(jù)權(quán)利要求6所述的讀取接口，其中所述有限狀態(tài)機(jī)適于通過(guò)識(shí)別所述目標(biāo)-同步時(shí)鐘信號(hào)的最長(zhǎng)連續(xù)系列的可能相位中的中點(diǎn)選擇優(yōu)選相位，對(duì)于該中點(diǎn)，所述第二和第三觸發(fā)信號(hào)同相位。
8.根據(jù)權(quán)利要求6所述的讀取接口，其中所述有限狀態(tài)機(jī)適于選擇優(yōu)選相位，以便相位校正的目標(biāo)-同步時(shí)鐘信號(hào)的上升沿基本在所述捕獲寄存器輸出處信號(hào)的上升沿和下降沿之間的中點(diǎn)。
9.一種包括根據(jù)權(quán)利要求1所述的讀取接口的可編程邏輯器件。
10.一種制備將被校準(zhǔn)以與源器件通信的目標(biāo)集成電路器件，即“IC”器件的讀取接口的方法，其包括選擇所述目標(biāo)IC器件的引腳以接收源-同步時(shí)鐘信號(hào)；以及配置與所選引腳關(guān)聯(lián)的所述目標(biāo)IC器件的捕獲寄存器處的連接，從而使所述捕獲寄存器適于響應(yīng)所述源-同步時(shí)鐘信號(hào)而提供觸發(fā)信號(hào)，該觸發(fā)信號(hào)的頻率為所述源-同步時(shí)鐘信號(hào)的頻率的ι/Ν。
11.根據(jù)權(quán)利要求10所述的方法，其中N是2。
12.根據(jù)權(quán)利要求10所述的方法，其中配置是在所述器件被上電用于校準(zhǔn)后完成的。
13.根據(jù)權(quán)利要求10所述的方法，其中配置是在所述器件被上電用于校準(zhǔn)前完成的。
14.根據(jù)權(quán)利要求10所述的方法，進(jìn)一步包括選擇所述目標(biāo)IC器件的其他引腳以接收來(lái)自所述源器件的數(shù)據(jù)信號(hào)；以及配置與所選其他引腳關(guān)聯(lián)的所述目標(biāo)IC器件的捕獲寄存器處的連接，從而使這些捕獲寄存器適于響應(yīng)所述源-同步時(shí)鐘信號(hào)和源數(shù)據(jù)信號(hào)而提供攜帶至少一些來(lái)自所述源器件數(shù)據(jù)信號(hào)的數(shù)據(jù)的信號(hào)給所述目標(biāo)IC器件的重新同步寄存器。
15.一種校準(zhǔn)目標(biāo)集成電路器件，即“IC”器件的讀取接口從而與源器件通信的方法， 其包括提供源-同步時(shí)鐘信號(hào)到所述目標(biāo)IC器件的一個(gè)或多于一個(gè)捕獲寄存器；在所述一個(gè)或多于一個(gè)捕獲寄存器上使用所述源-同步時(shí)鐘信號(hào)，從而響應(yīng)所述源-同步時(shí)鐘信號(hào)而產(chǎn)生第一觸發(fā)信號(hào)，所述第一觸發(fā)信號(hào)的頻率為所述源-同步時(shí)鐘信號(hào)的頻率的1/N;使用所述第一觸發(fā)信號(hào)調(diào)整目標(biāo)-同步時(shí)鐘信號(hào)的相位，從而同步化所述目標(biāo)和源-同步時(shí)鐘信號(hào)。
16.根據(jù)權(quán)利要求15所述的方法，其中使用所述第一觸發(fā)信號(hào)包括傳遞所述第一觸發(fā)信號(hào)通過(guò)由所述目標(biāo)-同步時(shí)鐘信號(hào)計(jì)時(shí)的重新同步寄存器，從而產(chǎn)生第二觸發(fā)信號(hào)；以及掃描所述目標(biāo)-同步時(shí)鐘信號(hào)的可能相位集合，并為所述目標(biāo)-同步時(shí)鐘信號(hào)的每個(gè)可能相位確定所述第二觸發(fā)信號(hào)與第三觸發(fā)信號(hào)同相位還是異相位，所述第三觸發(fā)信號(hào)是從所述目標(biāo)-同步時(shí)鐘信號(hào)產(chǎn)生的。
17.根據(jù)權(quán)利要求16所述的方法，進(jìn)一步包括選擇在其設(shè)定所述目標(biāo)-同步時(shí)鐘信號(hào)的相位，該相位基本接近所述目標(biāo)-同步時(shí)鐘信號(hào)的最長(zhǎng)系列的連續(xù)可能相位的中點(diǎn)，在該中點(diǎn)所述第二和第三觸發(fā)信號(hào)同相位。
18.根據(jù)權(quán)利要求15所述的方法，其中使用所述第一觸發(fā)信號(hào)包括比較所述第一觸發(fā)信號(hào)的相位和所述目標(biāo)-同步時(shí)鐘信號(hào)的相位，并選擇在其設(shè)定所述目標(biāo)-同步時(shí)鐘信號(hào)的相位，該相位與所述第一觸發(fā)信號(hào)的相位偏移90度。
19.根據(jù)權(quán)利要求15所述的方法，其中所述一個(gè)或多于一個(gè)捕獲寄存器在第一讀取路徑中，所述方法進(jìn)一步包括提供所述源-目標(biāo)時(shí)鐘信號(hào)給所述目標(biāo)IC器件的多個(gè)其他讀取路徑中的一個(gè)或多于一個(gè)捕獲寄存器；以及在所述多個(gè)其他讀取路徑的每個(gè)中的所述一個(gè)或多于一個(gè)捕獲寄存器使用所述源-同步時(shí)鐘信號(hào)，從而響應(yīng)所述源-同步時(shí)鐘信號(hào)而產(chǎn)生各自的其他觸發(fā)信號(hào)；其中所述第一觸發(fā)信號(hào)結(jié)合各自的其他觸發(fā)信號(hào)使用，從而調(diào)節(jié)所述目標(biāo)-同步時(shí)鐘信號(hào)的相位，以同步化所述目標(biāo)和源-同步時(shí)鐘信號(hào)。
20.一種校準(zhǔn)目標(biāo)集成電路器件，即“IC”器件的讀取接口的一個(gè)或多于一個(gè)延遲元件從而與源器件通信的方法，其包括提供第一源-同步時(shí)鐘信號(hào)給所述目標(biāo)IC器件的一個(gè)或多于一個(gè)捕獲寄存器的數(shù)據(jù)輸入；提供第二源-同步時(shí)鐘信號(hào)給所述一個(gè)或多于一個(gè)捕獲寄存器的時(shí)鐘輸入，所述第二源-同步時(shí)鐘信號(hào)源自所述第一源-同步時(shí)鐘信號(hào)，并相對(duì)其具有設(shè)定的相位延遲；以及使用所述一個(gè)或多于一個(gè)捕獲寄存器的輸出調(diào)節(jié)所述目標(biāo)IC器件上的一個(gè)或多于一個(gè)延遲元件，以便所述設(shè)定的相位延遲具有優(yōu)選值以最大化在所述一個(gè)或多于一個(gè)捕獲寄存器上的數(shù)據(jù)捕獲。
全文摘要
本發(fā)明公開(kāi)了讀取接口電路，其促進(jìn)使用源-同步時(shí)鐘信號(hào)校準(zhǔn)讀取接口。在一個(gè)實(shí)施例中，可配置讀取接口電路允許特定讀取路徑被配置用于校準(zhǔn)目標(biāo)器件的讀取接口。特別地，提供了多個(gè)讀取路徑，每個(gè)讀取路徑具有可配置多路復(fù)用器(“MUX”)，其耦合到讀取路徑的捕獲寄存器，以便多路復(fù)用器可被配置成選擇耦合到捕獲寄存器的反相輸出的輸入，或耦合到讀取數(shù)據(jù)路徑中在先寄存器的輸入。當(dāng)捕獲寄存器的反相輸出被選擇時(shí)，在捕獲寄存器的時(shí)鐘輸入提供的源-同步時(shí)鐘信號(hào)(如DQS或延遲的DQS信號(hào))導(dǎo)致在捕獲寄存器輸出的觸發(fā)信號(hào)。在一個(gè)實(shí)施例中，提供該觸發(fā)信號(hào)給由重新同步時(shí)鐘信號(hào)計(jì)時(shí)的重新同步寄存器。對(duì)于重新同步時(shí)鐘信號(hào)的各種可能相位，比較該觸發(fā)信號(hào)和在耦合到重新同步時(shí)鐘信號(hào)的觸發(fā)寄存器產(chǎn)生的另一個(gè)觸發(fā)信號(hào)，從而確定重新同步時(shí)鐘信號(hào)的優(yōu)選相位。對(duì)于其他讀取路徑，耦合到類似捕獲寄存器的多路復(fù)用器被配置成選擇耦合到讀取路徑中在先寄存器的輸入，以便讀取路徑可用作進(jìn)入數(shù)據(jù)信號(hào)(如，DQ信號(hào))的路徑。
文檔編號(hào)G11C7/22GK102498520SQ201080031227
公開(kāi)日2012年6月13日 申請(qǐng)日期2010年7月8日 優(yōu)先權(quán)日2009年7月10日
發(fā)明者P·克拉克 申請(qǐng)人:阿爾特拉公司