專利名稱：半導(dǎo)體集成電路及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種搭載了高頻接收電路和解調(diào)電路的半導(dǎo)體集成電路、搭載了高頻發(fā)送電路和調(diào)制電路的半導(dǎo)體集成電路以及上述半導(dǎo)體集成電路的測(cè)試方法。
背景技術(shù)：
一般來(lái)說(shuō)，廣播用接收裝置由高頻接收電路和解調(diào)電路構(gòu)成，廣播用發(fā)送裝置由高頻發(fā)送電路和調(diào)制電路構(gòu)成。下面，以廣播用接收裝置為例進(jìn)行闡述。雖然省略了關(guān)于廣播用發(fā)送裝置的說(shuō)明，但也可以對(duì)其進(jìn)行類似的說(shuō)明。
廣播用接收裝置的高頻接收電路一般由模擬電路構(gòu)成，其通常是半導(dǎo)體模擬集成電路。另一方面，解調(diào)電路由邏輯電路構(gòu)成，其通常是半導(dǎo)體邏輯集成電路。上述高頻接收電路和解調(diào)電路這兩種電路在電路結(jié)構(gòu)上彼此存在較大差異，因此，一般制成為相互獨(dú)立的半導(dǎo)體芯片。但是，近年來(lái)，由于半導(dǎo)體工藝的發(fā)展，將半導(dǎo)體模擬集成電路和半導(dǎo)體邏輯集成電路制成為一個(gè)半導(dǎo)體芯片已經(jīng)成為可能。
另一方面，在測(cè)試上述廣播用接收裝置時(shí)，分別測(cè)試高頻接收電路和解調(diào)電路。這是因?yàn)?，作為邏輯電路的解調(diào)電路和作為模擬電路的高頻接收電路，這二者的測(cè)試內(nèi)容及測(cè)試手段彼此存在較大差異。
圖8是表示現(xiàn)有技術(shù)的半導(dǎo)體集成電路91和半導(dǎo)體測(cè)試裝置77的結(jié)構(gòu)的框圖。半導(dǎo)體集成電路91具有高頻接收電路92和解調(diào)電路93。高頻接收電路92具有可變?cè)鲆娣糯笃?9。可變?cè)鲆娣糯笃?9將數(shù)百M(fèi)Hz～數(shù)GHz的高頻信號(hào)放大后供給到混頻電路(Mixer Circuit)80。
在高頻接收電路92中設(shè)置有壓控振蕩器(Voltage Control Oscillator；以下，稱之為“VCO”)。VCO81生成以特定的頻率進(jìn)行振蕩的振蕩信號(hào)并將其供給到鎖相環(huán)電路(Phase Locked Loop；以下，稱之為“PLL”)82和90°移相器84。PLL82將VCO81供給的振蕩信號(hào)鎖相后輸出到環(huán)形濾波器83。環(huán)形濾波器83接受PLL82的輸出后將其輸出到VCO81。90°移相器84使VCO81供給的振蕩信號(hào)的相位移相90度后將其供給到混頻電路80。
混頻電路80，根據(jù)90°移相器84供給的振蕩信號(hào)，將可變?cè)鲆娣糯笃?9輸出的RF信號(hào)轉(zhuǎn)換為數(shù)MHz～數(shù)十MHz的低頻信號(hào)(以下，稱之為“IF信號(hào)”)后供給到低通濾波器電路(LPF)85。LPF85使混頻電路80供給的IF信號(hào)的低頻成分通過(guò)后將其供給到可變?cè)鲆娣糯笃?6?？勺?cè)鲆娣糯笃?6將LPF85供給的IF信號(hào)放大后輸出到A/D轉(zhuǎn)換器87，該A/D轉(zhuǎn)換器87被設(shè)置在解調(diào)電路93中。
A/D轉(zhuǎn)換器87將可變?cè)鲆娣糯笃?6供給的IF信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)后供給到解調(diào)電路88。解調(diào)電路88對(duì)A/D轉(zhuǎn)換器87供給的IF信號(hào)進(jìn)行解調(diào)，并將解調(diào)后的解調(diào)信號(hào)供給到解碼電路89。解碼電路89對(duì)解調(diào)電路88供給的解調(diào)信號(hào)進(jìn)行解碼，并將解碼信號(hào)供給到去交錯(cuò)電路(Deinterleave Circuit)70。
去交錯(cuò)電路70，重新配置由解碼電路89供給的解碼信號(hào)從而分散連續(xù)的錯(cuò)碼，并利用糾錯(cuò)技術(shù)來(lái)復(fù)原正確的數(shù)據(jù)，為此，經(jīng)由被設(shè)置在SRAM(StaticRandom Access Memory)控制電路94中的選擇電路71將解碼信號(hào)存儲(chǔ)到SRAM95中。
解調(diào)電路93具有解碼電路72。解碼電路72從SRAM95中讀出解碼信號(hào)，將其解碼后從輸出端子63輸出，其中，該解碼信號(hào)是由去交錯(cuò)電路70利用糾錯(cuò)技術(shù)復(fù)原為正確數(shù)據(jù)的解碼信號(hào)。
在解調(diào)電路93中設(shè)置有PLL73。PLL73向A/D轉(zhuǎn)換器87、解調(diào)電路88、解碼電路89、去交錯(cuò)電路70、解碼電路72和選擇電路71輸出控制信號(hào)。
半導(dǎo)體集成電路91具有輸入端子62、61、97、60。一般而言，在對(duì)SRAM實(shí)施控制時(shí)，需要讀出/寫入切換信號(hào)、M位寬(Bit Wide)的地址信號(hào)和N位寬的數(shù)據(jù)信號(hào)。讀出/寫入切換信號(hào)從SRAM測(cè)試接口78被輸入到輸入端子62，并借助于選擇電路71被提供給SRAM95，其中，該SRAM測(cè)試接口78被設(shè)置在半導(dǎo)體測(cè)試裝置77中。M位寬的地址信號(hào)從SRAM測(cè)試接口78被輸入到輸入端子61，并借助于選擇電路71被提供給SRAM95。N位寬的數(shù)據(jù)信號(hào)從SRAM測(cè)試接口78被輸入到輸入端子97，并借助于選擇電路71被提供給SRAM95。另外，模擬信號(hào)從SRAM測(cè)試接口78被輸入到輸入端子60，并借助于選擇電路71被提供給SRAM95。
解調(diào)電路93具有解調(diào)電路用控制寄存器74和串行通信電路75。解調(diào)電路用控制寄存器74，借助于串行通信電路75的串行通信向解調(diào)電路93的A/D轉(zhuǎn)換器87、解調(diào)電路88、解碼電路89、去交錯(cuò)電路70、解碼電路72傳送控制數(shù)據(jù)，而且，向控制寄存器76傳送測(cè)試數(shù)據(jù)，其中，該控制寄存器76被設(shè)置在高頻接收電路92中，該測(cè)試數(shù)據(jù)是經(jīng)由輸入端子64從半導(dǎo)體測(cè)試裝置77輸入的、用于驅(qū)動(dòng)并測(cè)試高頻接收電路92的VCO81和PLL82的數(shù)據(jù)。
高頻接收電路92的控制寄存器76將借助于串行通信從解調(diào)電路用控制寄存器74傳送來(lái)的測(cè)試數(shù)據(jù)供給到VCO81和PLL82。由于要將表示高頻接收電路92的測(cè)試結(jié)果的測(cè)試結(jié)果信號(hào)供給到半導(dǎo)體測(cè)試裝置77，因此，在半導(dǎo)體集成電路91中設(shè)置測(cè)試結(jié)果輸出端子69。表示VCO81是否在以特定頻率進(jìn)行振蕩的PLL82的相位比較器輸出被作為測(cè)試結(jié)果信號(hào)從輸出端子69輸出。
圖9是表示現(xiàn)有技術(shù)的半導(dǎo)體集成電路91的測(cè)試方法的步驟的流程圖。首先，為了檢測(cè)構(gòu)成邏輯電路的門電路的故障，而通過(guò)ATPG法來(lái)測(cè)試作為邏輯電路的解調(diào)電路93(步驟91)。與此同時(shí)，對(duì)解調(diào)電路93的SRAM95實(shí)施存儲(chǔ)器測(cè)試(步驟94)。在ATPG法測(cè)試和SRAM95測(cè)試結(jié)束后，測(cè)試解調(diào)電路93的PLL73(步驟92)，測(cè)試解調(diào)電路93的A/D轉(zhuǎn)換器87(步驟93)。接著，測(cè)試作為高頻接收電路92的一部分的PLL82，其中，該高頻接收電路92是模擬電路，測(cè)試VCO81是否在以所期望的頻率進(jìn)行振蕩(步驟95)。
但是，根據(jù)上述結(jié)構(gòu)，例如，如果以更高的精度來(lái)測(cè)試VCO是否在以特定頻率進(jìn)行振蕩，就會(huì)產(chǎn)生下述的問(wèn)題，即借助于通信速度較慢的串行通信、即、通信速度為數(shù)十kHz～數(shù)百kHz的串行通信從解調(diào)電路93的控制寄存器74向高頻接收電路92的控制寄存器76傳送用于以10MHz間隔對(duì)1GHz的頻帶實(shí)施100點(diǎn)測(cè)試的測(cè)試數(shù)據(jù)，上述高頻接收電路92所接收的頻帶達(dá)到100MHz～數(shù)GH，上述高頻接收電路92的控制寄存器76的容量達(dá)到若干字節(jié)，因此，控制寄存器76的設(shè)定時(shí)間變得非常長(zhǎng)，高頻接收電路92的測(cè)試要耗費(fèi)非常多的時(shí)間。
高頻接收電路92由模擬電路構(gòu)成，解調(diào)電路93由數(shù)字電路構(gòu)成。由于沒(méi)有能夠?qū)δM電路和數(shù)字電路進(jìn)行同時(shí)測(cè)試的半導(dǎo)體測(cè)試裝置，所以，需要分別對(duì)高頻接收電路92和解調(diào)電路93進(jìn)行測(cè)試。例如，首先測(cè)試解調(diào)電路93，接著對(duì)高頻接收電路92進(jìn)行測(cè)試。一般而言，在對(duì)邏輯電路進(jìn)行測(cè)試時(shí)，通過(guò)ATPG法測(cè)試和存儲(chǔ)器測(cè)試來(lái)實(shí)施之，但是，隨著電路規(guī)模的增大，測(cè)試時(shí)間將會(huì)變長(zhǎng)。關(guān)于模擬電路的測(cè)試，在模擬電路穩(wěn)定前需要等待若干時(shí)間，需要提高測(cè)試的精度，測(cè)試項(xiàng)目增多，基于上述因素，其測(cè)試時(shí)間變長(zhǎng)。目前，由于上述高頻接收電路92和解調(diào)電路93的測(cè)試是分別獨(dú)立進(jìn)行的，所以，在測(cè)試時(shí)間上就處于不利的境地。
在專利文獻(xiàn)1(日本國(guó)專利申請(qǐng)公開(kāi)特開(kāi)2004-152027號(hào)公報(bào)，
公開(kāi)日2004年5月27日)中揭示了一種搭載有數(shù)字電路的半導(dǎo)體芯片的測(cè)試方法，該數(shù)字電路包括微計(jì)算機(jī)部和存儲(chǔ)器部。但是，在該專利文獻(xiàn)1中并未對(duì)搭載有高頻接收電路和解調(diào)電路的半導(dǎo)體芯片的測(cè)試進(jìn)行描述，因此，其并未對(duì)本申請(qǐng)發(fā)明作出暗示或啟示。
在專利文獻(xiàn)2(日本國(guó)專利申請(qǐng)公開(kāi)特開(kāi)2001-243791號(hào)公報(bào)，
公開(kāi)日2001年9月7日，附圖5和日文說(shuō)明書(shū)第0047段)中揭示了一種借助于同一測(cè)試裝置來(lái)實(shí)施模擬電路測(cè)試和數(shù)字電路測(cè)試的方案。但是，在該專利文獻(xiàn)2中，上述模擬電路測(cè)試和數(shù)字電路測(cè)試是分別獨(dú)立地實(shí)施的，因此，其并未對(duì)本申請(qǐng)發(fā)明作出暗示或啟示。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述問(wèn)題而進(jìn)行開(kāi)發(fā)的，其目的在于提供一種能夠縮短測(cè)試時(shí)間的半導(dǎo)體集成電路及其測(cè)試方法。
為了實(shí)現(xiàn)上述目的，本發(fā)明的半導(dǎo)體集成電路由一個(gè)以上的半導(dǎo)體芯片構(gòu)成，具備接收高頻信號(hào)的高頻接收電路和對(duì)來(lái)自上述高頻接收電路的信號(hào)進(jìn)行解調(diào)的解調(diào)電路，上述解調(diào)電路包括SRAM，本發(fā)明的半導(dǎo)體集成電路的特征在于，上述解調(diào)電路還包括寫入電路，接受用于驅(qū)動(dòng)并測(cè)試上述高頻接收電路的測(cè)試數(shù)據(jù)并將其寫入上述SRAM；以及測(cè)試數(shù)據(jù)傳送電路，從上述SRAM中讀出上述用于驅(qū)動(dòng)并測(cè)試上述高頻接收電路的測(cè)試數(shù)據(jù)并將其傳送給上述高頻接收電路。
根據(jù)上述特征，用于驅(qū)動(dòng)并測(cè)試高頻接收電路的測(cè)試數(shù)據(jù)被從半導(dǎo)體測(cè)試裝置輸入到寫入電路并被存儲(chǔ)在SRAM中。借助于測(cè)試數(shù)據(jù)傳送電路從SRAM中讀出被存儲(chǔ)在SRAM中的測(cè)試數(shù)據(jù)并將其傳送給高頻接收電路，根據(jù)該測(cè)試數(shù)據(jù)對(duì)高頻接收電路進(jìn)行測(cè)試。由于可借助于高速動(dòng)作的SRAM將上述測(cè)試數(shù)據(jù)傳送給高頻接收電路，因此，與現(xiàn)有技術(shù)的結(jié)構(gòu)、即、借助于串行通信將測(cè)試數(shù)據(jù)傳送給高頻接收電路的結(jié)構(gòu)相比較而言，能夠在短時(shí)間內(nèi)將測(cè)試數(shù)據(jù)傳送給高頻接收電路。所以，可縮短高頻接收電路的測(cè)試時(shí)間，從而能夠在短時(shí)間內(nèi)對(duì)半導(dǎo)體集成電路實(shí)施測(cè)試。
為了實(shí)現(xiàn)上述目的，本發(fā)明的半導(dǎo)體集成電路由一個(gè)以上的半導(dǎo)體芯片構(gòu)成，具備調(diào)制數(shù)字信號(hào)的調(diào)制電路和對(duì)來(lái)自上述調(diào)制電路的信號(hào)進(jìn)行發(fā)送的高頻發(fā)送電路，上述調(diào)制電路包括SRAM，該半導(dǎo)體集成電路的特征在于，上述調(diào)制電路還包括寫入電路，從半導(dǎo)體測(cè)試裝置接受用于驅(qū)動(dòng)并測(cè)試上述高頻發(fā)送電路的測(cè)試數(shù)據(jù)并將其寫入上述SRAM；以及測(cè)試數(shù)據(jù)傳送電路，從上述SRAM中讀出上述用于驅(qū)動(dòng)并測(cè)試上述高頻發(fā)送電路的測(cè)試數(shù)據(jù)并將其傳送給上述高頻發(fā)送電路。
根據(jù)上述特征，用于驅(qū)動(dòng)并測(cè)試高頻發(fā)送電路的測(cè)試數(shù)據(jù)被從半導(dǎo)體測(cè)試裝置輸入到寫入電路并被存儲(chǔ)在SRAM中。借助于測(cè)試數(shù)據(jù)傳送電路從SRAM中讀出被存儲(chǔ)在SRAM中的測(cè)試數(shù)據(jù)并將其傳送給高頻發(fā)送電路，根據(jù)該測(cè)試數(shù)據(jù)對(duì)高頻發(fā)送電路進(jìn)行測(cè)試。由于可借助于高速動(dòng)作的SRAM將上述測(cè)試數(shù)據(jù)傳送給高頻發(fā)送電路，因此，與現(xiàn)有技術(shù)的結(jié)構(gòu)、即、借助于串行通信將測(cè)試數(shù)據(jù)傳送給高頻發(fā)送電路的結(jié)構(gòu)相比較而言，能夠在短時(shí)間內(nèi)將測(cè)試數(shù)據(jù)傳送給高頻發(fā)送電路。所以，可縮短高頻發(fā)送電路的測(cè)試時(shí)間，從而能夠在短時(shí)間內(nèi)對(duì)半導(dǎo)體集成電路實(shí)施測(cè)試。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種半導(dǎo)體集成電路的測(cè)試方法，其中，該半導(dǎo)體集成電路由一個(gè)以上的半導(dǎo)體芯片構(gòu)成，具備接收高頻信號(hào)的高頻接收電路和對(duì)來(lái)自上述高頻接收電路的信號(hào)進(jìn)行解調(diào)的解調(diào)電路，上述解調(diào)電路包括SRAM，本發(fā)明的測(cè)試方法的特征在于接受用于驅(qū)動(dòng)并測(cè)試上述高頻接收電路的測(cè)試數(shù)據(jù)并將其寫入上述SRAM；從上述SRAM中讀出上述用于驅(qū)動(dòng)并測(cè)試上述高頻接收電路的測(cè)試數(shù)據(jù)并將其傳送給上述高頻接收電路；根據(jù)從上述SRAM中讀出并傳送給上述高頻接收電路的上述測(cè)試數(shù)據(jù)，來(lái)驅(qū)動(dòng)并測(cè)試上述高頻接收電路。
根據(jù)上述特征，用于驅(qū)動(dòng)并測(cè)試高頻接收電路的測(cè)試數(shù)據(jù)被從半導(dǎo)體測(cè)試裝置輸入并被存儲(chǔ)在SRAM中。從SRAM中讀出被存儲(chǔ)的測(cè)試數(shù)據(jù)并將其傳送給高頻接收電路，根據(jù)該測(cè)試數(shù)據(jù)對(duì)高頻接收電路進(jìn)行測(cè)試。由于可借助于高速動(dòng)作的SRAM將上述測(cè)試數(shù)據(jù)傳送給高頻接收電路，因此，與現(xiàn)有技術(shù)的結(jié)構(gòu)、即、借助于串行通信將測(cè)試數(shù)據(jù)傳送給高頻接收電路的結(jié)構(gòu)相比較而言，能夠在短時(shí)間內(nèi)將測(cè)試數(shù)據(jù)傳送給高頻接收電路。所以，可縮短高頻接收電路的測(cè)試時(shí)間，從而能夠在短時(shí)間內(nèi)對(duì)半導(dǎo)體集成電路實(shí)施測(cè)試。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供另一種半導(dǎo)體集成電路的測(cè)試方法，其中，該半導(dǎo)體集成電路由一個(gè)以上的半導(dǎo)體芯片構(gòu)成，具備調(diào)制數(shù)字信號(hào)的調(diào)制電路和對(duì)來(lái)自上述調(diào)制電路的信號(hào)進(jìn)行發(fā)送的高頻發(fā)送電路，上述解調(diào)電路包括SRAM，本發(fā)明的測(cè)試方法的特征在于接受用于驅(qū)動(dòng)并測(cè)試上述高頻發(fā)送電路的測(cè)試數(shù)據(jù)并將其寫入上述SRAM；根據(jù)從上述SRAM中讀出并傳送給上述高頻發(fā)送電路的上述測(cè)試數(shù)據(jù)，來(lái)驅(qū)動(dòng)并測(cè)試上述高頻發(fā)送電路。
根據(jù)上述特征，用于驅(qū)動(dòng)并測(cè)試高頻發(fā)送電路的測(cè)試數(shù)據(jù)被從半導(dǎo)體測(cè)試裝置輸入并被存儲(chǔ)在SRAM中。從SRAM中讀出被存儲(chǔ)的測(cè)試數(shù)據(jù)并將其傳送給高頻發(fā)送電路，根據(jù)該測(cè)試數(shù)據(jù)對(duì)高頻發(fā)送電路進(jìn)行測(cè)試。由于可借助于高速動(dòng)作的SRAM將上述測(cè)試數(shù)據(jù)傳送給高頻發(fā)送電路，因此，與現(xiàn)有技術(shù)的結(jié)構(gòu)、即、借助于串行通信將測(cè)試數(shù)據(jù)傳送給高頻發(fā)送電路的結(jié)構(gòu)相比較而言，能夠在短時(shí)間內(nèi)將測(cè)試數(shù)據(jù)傳送給高頻發(fā)送電路。所以，可縮短高頻發(fā)送電路的測(cè)試時(shí)間，從而能夠在短時(shí)間內(nèi)對(duì)半導(dǎo)體集成電路實(shí)施測(cè)試。
本發(fā)明的其他目的、特征和優(yōu)點(diǎn)在以下的描述中會(huì)變得十分明了。此外，以下參照附圖來(lái)明確本發(fā)明的優(yōu)點(diǎn)。


圖1是表示實(shí)施方式1的半導(dǎo)體集成電路和半導(dǎo)體測(cè)試裝置的結(jié)構(gòu)的框圖。
圖2是用于說(shuō)明實(shí)施方式1的半導(dǎo)體集成電路的動(dòng)作的時(shí)序圖。
圖3是表示實(shí)施方式1的半導(dǎo)體集成電路的測(cè)試方法的步驟的流程圖。
圖4是表示實(shí)施方式2的半導(dǎo)體集成電路和半導(dǎo)體測(cè)試裝置的結(jié)構(gòu)的框圖。
圖5是用于說(shuō)明實(shí)施方式2的半導(dǎo)體集成電路的動(dòng)作的時(shí)序圖。
圖6是表示實(shí)施方式3的半導(dǎo)體集成電路和半導(dǎo)體測(cè)試裝置的結(jié)構(gòu)的框圖。
圖7是表示實(shí)施方式3的另一半導(dǎo)體集成電路和半導(dǎo)體測(cè)試裝置的結(jié)構(gòu)的框圖。
圖8是表示現(xiàn)有技術(shù)的半導(dǎo)體集成電路和半導(dǎo)體測(cè)試裝置的結(jié)構(gòu)的框圖。
圖9是表示現(xiàn)有技術(shù)的半導(dǎo)體集成電路的測(cè)試方法的步驟的流程圖。
具體實(shí)施例方式
下面，參照?qǐng)D1至圖7來(lái)說(shuō)明本發(fā)明的具體實(shí)施方式
。
(實(shí)施方式1)圖1是實(shí)施方式1的半導(dǎo)體集成電路1和半導(dǎo)體測(cè)試裝置27的框圖。半導(dǎo)體集成電路1具有高頻接收電路2和解調(diào)電路3。高頻接收電路2具有可變?cè)鲆娣糯笃??？勺?cè)鲆娣糯笃?將數(shù)百M(fèi)Hz～數(shù)GHz的RF信號(hào)放大后供給到混頻電路10。
在高頻接收電路2中設(shè)置有VCO11。VCO11生成以特定的頻率進(jìn)行振蕩的振蕩信號(hào)并將其供給到PLL12和90°移相器14。PLL12將VCO11供給的振蕩信號(hào)鎖相后輸出到環(huán)形濾波器13。環(huán)形濾波器13接受PLL12的輸出后將其輸出到VCO11。90°移相器14使VCO11供給的振蕩信號(hào)的相位移相90度后將其供給到混頻電路10。
混頻電路10，根據(jù)90°移相器14供給的振蕩信號(hào)，將可變?cè)鲆娣糯笃?輸出的RF信號(hào)轉(zhuǎn)換為數(shù)MHz～數(shù)十MHz的IF信號(hào)后供給到LPF15。LPF15使混頻電路10供給的IF信號(hào)的低頻成分通過(guò)后將其供給到可變?cè)鲆娣糯笃?6?？勺?cè)鲆娣糯笃?6將LPF15供給的IF信號(hào)放大后輸出到A/D轉(zhuǎn)換器17，該A/D轉(zhuǎn)換器17被設(shè)置在解調(diào)電路3中。
A/D轉(zhuǎn)換器17將可變?cè)鲆娣糯笃?6供給的IF信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)后供給到解調(diào)電路18。解調(diào)電路18對(duì)A/D轉(zhuǎn)換器17供給的IF信號(hào)進(jìn)行解調(diào)，并將解調(diào)后的解調(diào)信號(hào)供給到解碼電路19。解碼電路19對(duì)解調(diào)電路18供給的解調(diào)信號(hào)進(jìn)行解碼，并將解碼信號(hào)供給到去交錯(cuò)電路20。
去交錯(cuò)電路20，重新配置由解碼電路19供給的解碼信號(hào)從而分散連續(xù)的錯(cuò)碼，并利用糾錯(cuò)技術(shù)來(lái)復(fù)原正確的數(shù)據(jù)，為此，經(jīng)由被設(shè)置在SRAM控制電路4中的選擇電路21將解碼信號(hào)存儲(chǔ)到SRAM5中。
解調(diào)電路3具有解碼電路22。解碼電路22從SRAM5中讀出解碼信號(hào)，將其解碼后從輸出端子33輸出，其中，該解碼信號(hào)是由去交錯(cuò)電路20利用糾錯(cuò)技術(shù)復(fù)原為正確數(shù)據(jù)的解碼信號(hào)。
在解調(diào)電路3中設(shè)置有PLL23。PLL23向A/D轉(zhuǎn)換器17、解調(diào)電路18、解碼電路19、去交錯(cuò)電路20、解碼電路22和選擇電路21輸出控制信號(hào)。
半導(dǎo)體集成電路1具有輸入端子32、31、7、30。一般而言，在對(duì)SRAM實(shí)施控制時(shí)，需要讀出/寫入切換信號(hào)、M位寬的地址信號(hào)和N位寬的數(shù)據(jù)信號(hào)。讀出/寫入切換信號(hào)從SRAM測(cè)試接口28被輸入到輸入端子32，并借助于選擇電路21被提供給SRAM5，其中，該SRAM測(cè)試接口28被設(shè)置在半導(dǎo)體測(cè)試裝置27中。M位寬的地址信號(hào)從SRAM測(cè)試接口28被輸入到輸入端子31，并被提供給地址計(jì)數(shù)電路(Address Count-up Circuit)8，地址計(jì)數(shù)電路8供給地址信號(hào)，選擇電路21將該地址信號(hào)提供給SRAM5。
用于驅(qū)動(dòng)并測(cè)試高頻接收電路2的測(cè)試數(shù)據(jù)和N位寬的數(shù)據(jù)信號(hào)被從SRAM測(cè)試接口28輸入到輸入端子7，并借助于選擇電路21被提供給SRAM5。
解調(diào)電路3具有解調(diào)電路用控制寄存器24和串行通信電路25。解調(diào)電路用控制寄存24，借助于串行通信電路25的串行通信向解調(diào)電路3的A/D轉(zhuǎn)換器17、解調(diào)電路18、解碼電路19、去交錯(cuò)電路20、解碼電路22傳送控制數(shù)據(jù)。
解調(diào)電路3具有測(cè)試數(shù)據(jù)傳送電路6。測(cè)試數(shù)據(jù)傳送電路6將測(cè)試數(shù)據(jù)傳送到控制寄存器26，該測(cè)試數(shù)據(jù)是由選擇電路21從SRAM5中讀出的數(shù)據(jù)。此外，時(shí)鐘信號(hào)被從SRAM測(cè)試接口28輸入到輸入端子30，并被提供給測(cè)試數(shù)據(jù)傳送電路6。測(cè)試數(shù)據(jù)傳送電路6將該時(shí)鐘信號(hào)提供給控制寄存器26。來(lái)自PLL23的控制信號(hào)被提供給測(cè)試數(shù)據(jù)傳送電路6。另外，來(lái)自解調(diào)電路用控制寄存器24的控制信號(hào)被提供給測(cè)試數(shù)據(jù)傳送電路6，測(cè)試數(shù)據(jù)傳送電路6將該控制信號(hào)提供給控制寄存器26。
高頻接收電路2的控制寄存26將測(cè)試數(shù)據(jù)傳送電路6傳送來(lái)的測(cè)試數(shù)據(jù)供給到VCO11和PLL12。由于要將表示高頻接收電路2的VCO11和PLL12的測(cè)試結(jié)果的測(cè)試結(jié)果信號(hào)供給到半導(dǎo)體測(cè)試裝置27，因此，在半導(dǎo)體集成電路1中設(shè)置測(cè)試結(jié)果輸出端子39。表示VCO11是否在以特定頻率進(jìn)行振蕩的PLL12的相位比較器輸出被作為測(cè)試結(jié)果信號(hào)從測(cè)試結(jié)果輸出端子39輸出到半導(dǎo)體測(cè)試裝置27的SRAM測(cè)試接口29。
在對(duì)SRAM5實(shí)施控制時(shí)，需要讀出/寫入切換信號(hào)、M位寬的地址信號(hào)和N位寬的數(shù)據(jù)信號(hào)。通常，由去交錯(cuò)電路20實(shí)施上述信號(hào)的控制。在本實(shí)施方式中，在半導(dǎo)體集成電路1中設(shè)置有輸入端子31、31、7、30，以使得在測(cè)試SRAM5時(shí)和在測(cè)試高頻接收電路2時(shí)，可由半導(dǎo)體測(cè)試裝置27的SRAM測(cè)試接口28對(duì)上述讀出/寫入切換信號(hào)、M位寬的地址信號(hào)和N位寬的數(shù)據(jù)信號(hào)實(shí)施直接控制。并且，借助于選擇電路21來(lái)分別切換讀出/寫入切換信號(hào)、地址信號(hào)和數(shù)據(jù)信號(hào)，從而實(shí)施測(cè)試。
高頻接收電路2的控制寄存器26由選擇電路構(gòu)成。關(guān)于用來(lái)測(cè)試高頻接收電路2的測(cè)試數(shù)據(jù)，在現(xiàn)有技術(shù)的結(jié)構(gòu)中，上述測(cè)試數(shù)據(jù)被從解調(diào)電路3的解調(diào)電路用控制寄存器24輸入到控制寄存器26，但是，在本實(shí)施方式中，通過(guò)選擇電路進(jìn)行切換并實(shí)施測(cè)試，以使得在對(duì)高頻接收電路2進(jìn)行測(cè)試時(shí)，從SRAM5讀出的測(cè)試數(shù)據(jù)經(jīng)由測(cè)試數(shù)據(jù)傳送電路6被輸入到控制寄存器26。
解調(diào)電路3具有下述功能，即按照既定方式對(duì)由高頻接收電路2輸出的IF信號(hào)實(shí)施數(shù)字解調(diào)并進(jìn)行糾錯(cuò)，然后將其輸出到被配置在半導(dǎo)體集成電路1的后一級(jí)側(cè)的數(shù)字信號(hào)處理裝置。
去交錯(cuò)電路20是按照在信號(hào)收發(fā)裝置中一般采用的交錯(cuò)方式來(lái)進(jìn)行動(dòng)作的電路。交錯(cuò)方式是指這樣一種方式，即發(fā)送端將數(shù)字?jǐn)?shù)據(jù)列隨機(jī)地重新配置后進(jìn)行發(fā)送，接收端通過(guò)恢復(fù)數(shù)字?jǐn)?shù)據(jù)列來(lái)分散連續(xù)發(fā)生的錯(cuò)誤并利用糾錯(cuò)技術(shù)復(fù)原正確的數(shù)據(jù)。去交錯(cuò)電路20具有重新配置所接收的數(shù)字?jǐn)?shù)據(jù)的功能，其工作區(qū)域一般為SRAM。SRAM的存儲(chǔ)容量取決于交錯(cuò)方式。在本實(shí)施方式中，通過(guò)將SRAM用于傳送測(cè)試數(shù)據(jù)從而提供一種能夠在短時(shí)間內(nèi)進(jìn)行有效測(cè)試的半導(dǎo)體集成電路，其中，上述測(cè)試數(shù)據(jù)是用于測(cè)試高頻接收電路2的數(shù)據(jù)，上述SRAM在現(xiàn)有技術(shù)中只是被進(jìn)行測(cè)試的對(duì)象。
在本實(shí)施方式中，為了解決上述課題，在測(cè)試高頻接收電路2時(shí)，通過(guò)SRAM控制電路4、SRAM5和測(cè)試數(shù)據(jù)傳送電路6來(lái)傳送測(cè)試數(shù)據(jù)從而對(duì)控制寄存器26實(shí)施控制，而并非通過(guò)串行通信電路25和解調(diào)電路用控制寄存器24來(lái)傳送高頻接收電路2用的測(cè)試數(shù)據(jù)從而對(duì)控制寄存器26實(shí)施控制。
SRAM一般以數(shù)十MHz～數(shù)百M(fèi)Hz的速度進(jìn)行動(dòng)作，其速度相當(dāng)于上述串行通信速度的1000倍。因此，與現(xiàn)有技術(shù)相比較而言，能夠以較快的速度對(duì)高頻接收電路2的控制寄存器26進(jìn)行設(shè)定，從而可縮短高頻接收電路2的測(cè)試時(shí)間。
圖2是用于說(shuō)明半導(dǎo)體集成電路1的動(dòng)作的時(shí)序圖。首先，連接SRAM測(cè)試接口28和輸入端子32、31、7、30，以使得在測(cè)試開(kāi)始時(shí)能夠由半導(dǎo)體測(cè)試裝置27的SRAM測(cè)試接口28對(duì)SRAM5進(jìn)行測(cè)試，其中，上述輸入端子32、31、7、30分別用于輸入讀出/寫入切換信號(hào)、地址信號(hào)、數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)。
接著，對(duì)SRAM5進(jìn)行常規(guī)測(cè)試。一般而言，利用基于存儲(chǔ)器測(cè)試用算法的專用測(cè)試數(shù)據(jù)來(lái)測(cè)試SRAM等的存儲(chǔ)器(步驟S4)。因此，在將高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)存儲(chǔ)至SRAM5的本實(shí)施方式中，首先，對(duì)SRAM5本身進(jìn)行測(cè)試，接著，將高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)存儲(chǔ)至SRAM5。
首先，根據(jù)由SRAM測(cè)試接口28供給的信號(hào)，將地址計(jì)數(shù)電路8的計(jì)數(shù)器設(shè)定至要將高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)寫入SRAM5的起始地址(InitialAddress)。接著，從SRAM測(cè)試接口28經(jīng)由輸入端子32、31向選擇電路21發(fā)送要寫入SRAM5的測(cè)試數(shù)據(jù)和寫入信號(hào)。然后，經(jīng)由輸入端子30向地址計(jì)數(shù)電路8發(fā)送時(shí)鐘信號(hào)，接著，將地址計(jì)數(shù)電路8的新的計(jì)數(shù)設(shè)定至下一地址。之后，從SRAM測(cè)試接口28發(fā)送要寫入SRAM5的測(cè)試數(shù)據(jù)和寫入信號(hào)。以下，在SRAM中反復(fù)存儲(chǔ)高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)。
在高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)被全部存儲(chǔ)到SRAM5后，將地址計(jì)數(shù)電路8設(shè)定至起始地址。接著，從SRAM測(cè)試接口28經(jīng)由選擇電路21向SRAM5發(fā)送讀出信號(hào)。由此，在SRAM5中存儲(chǔ)的高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)經(jīng)由測(cè)試數(shù)據(jù)傳送電路6被傳送向高頻接收電路2的控制寄存器26。
高頻接收電路2的控制寄存器26，與驅(qū)動(dòng)地址計(jì)數(shù)電路8的時(shí)鐘信號(hào)同步地從測(cè)試數(shù)據(jù)傳送電路6接收測(cè)試數(shù)據(jù)，控制高頻接收電路2的各部分，對(duì)高頻接收電路2進(jìn)行測(cè)試(步驟S5)。其結(jié)果，向SRAM測(cè)試接口29輸出測(cè)試結(jié)果信號(hào)(在本實(shí)施方式中，為相位比較器輸出信號(hào))。
SRAM測(cè)試接口29比較預(yù)先準(zhǔn)備的期待值和測(cè)試結(jié)果信號(hào)并進(jìn)行判斷。由此，無(wú)需串行通信就能對(duì)高頻接收電路2實(shí)施控制，從而可以縮短高頻接收電路2的測(cè)試時(shí)間。
另一方面，與上述SRAM5的測(cè)試同時(shí)地，用ATPG法對(duì)解調(diào)電路3的除SRAM5、SRAM控制電路4和測(cè)試數(shù)據(jù)傳送電路6之外的其他邏輯電路實(shí)施測(cè)試(步驟S1)。然后，測(cè)試PLL23(步驟S2)，測(cè)試A/D轉(zhuǎn)換器17(步驟S3)。
近年來(lái)，由于半導(dǎo)體測(cè)試裝置的發(fā)展，可同時(shí)進(jìn)行ATPG測(cè)試和SRAM的測(cè)試。雖然也受電路規(guī)模的影響，但是，一般而言，在信號(hào)收發(fā)裝置中，較之于SRAM的測(cè)試，ATPG測(cè)試需要花費(fèi)更多的時(shí)間。
因此，如果在對(duì)SRAM5實(shí)施測(cè)試(步驟S4)后，將高頻接收電路2的測(cè)試數(shù)據(jù)存儲(chǔ)到SRAM5中并對(duì)SRAM5實(shí)施測(cè)試(步驟S5)，那么，由于能夠與解調(diào)電路3的ATPG測(cè)試(步驟S1)同時(shí)地對(duì)高頻接收電路2實(shí)施測(cè)試(步驟S5)，因此，就能夠縮短半導(dǎo)體集成電路1的整體測(cè)試時(shí)間。
(實(shí)施方式2)圖4是表示實(shí)施方式2的半導(dǎo)體集成電路1a和半導(dǎo)體測(cè)試裝置27的結(jié)構(gòu)的框圖。對(duì)與上述實(shí)施方式1所述的結(jié)構(gòu)要素相同的結(jié)構(gòu)要素賦予相同的標(biāo)號(hào)。因此，省略其具體說(shuō)明。為了簡(jiǎn)化說(shuō)明，在高頻接收電路2a中，省略除控制寄存器26a之外的結(jié)構(gòu)要素的圖示，另外，在解調(diào)電路3a中，省略A/D轉(zhuǎn)換器17、解調(diào)電路18和解碼電路19的圖示。
半導(dǎo)體集成電路1a具有高頻接收電路2a和解調(diào)電路3a。解調(diào)電路3a具有測(cè)試數(shù)據(jù)傳送電路6a。在測(cè)試數(shù)據(jù)傳送電路6a中設(shè)置有并串行轉(zhuǎn)換電路(Parallel-serial Converter)36。并串行轉(zhuǎn)換電路36，經(jīng)由選擇電路37接受作為并行數(shù)據(jù)從SRAM5中讀出的測(cè)試數(shù)據(jù)，將其轉(zhuǎn)換為串行數(shù)據(jù)后供給到高頻接收電路2a的控制寄存器26a。選擇電路37選擇從SRAM5讀出的測(cè)試數(shù)據(jù)和由控制寄存器24供給的控制信號(hào)中的任意一者并將其提供給并串行轉(zhuǎn)換電路36。
解調(diào)電路3a具有選擇電路38。選擇電路38選擇下述時(shí)鐘信號(hào)中的任意一者并將其供給到開(kāi)關(guān)SW2，即從半導(dǎo)體測(cè)試裝置27的SRAM測(cè)試接口28輸入到輸入端子30的時(shí)鐘信號(hào)和由PLL23生成的時(shí)鐘信號(hào)。開(kāi)關(guān)SW2根據(jù)從SRAM測(cè)試接口28輸入到輸入端子35并由反相器Inv反轉(zhuǎn)的時(shí)鐘控制信號(hào)，將選擇電路38供給的時(shí)鐘信號(hào)供給到并串行轉(zhuǎn)換電路36和控制寄存器26a。
解調(diào)電路3a具有SRAM控制電路4a。SRAM控制電路4a具有開(kāi)關(guān)SW1。開(kāi)關(guān)SW1根據(jù)從SRAM測(cè)試接口28輸入到輸入端子35的時(shí)鐘控制信號(hào)，將從SRAM測(cè)試接口28輸入到輸入端子30的時(shí)鐘信號(hào)提供給地址計(jì)數(shù)電路8和選擇電路21。
一般而言，利用n位寬的并行數(shù)據(jù)來(lái)進(jìn)行SRAM的數(shù)據(jù)輸入輸出。但是，高頻接收電路的控制寄存器也存在由移位寄存器構(gòu)成的情況。在這種情況下，通過(guò)設(shè)置并串行轉(zhuǎn)換電路36來(lái)應(yīng)對(duì)，其中，該并串行轉(zhuǎn)換電路36用于將從SRAM5中讀出的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。這時(shí)，驅(qū)動(dòng)并串行轉(zhuǎn)換電路36的時(shí)鐘信號(hào)使用驅(qū)動(dòng)地址計(jì)數(shù)電路8的時(shí)鐘信號(hào)。
圖5是用于說(shuō)明半導(dǎo)體集成電路1a的動(dòng)作的時(shí)序圖。首先，連接SRAM測(cè)試接口28和輸入端子32、31、7、30、35，以使得在測(cè)試開(kāi)始時(shí)能夠由半導(dǎo)體測(cè)試裝置27的SRAM測(cè)試接口28對(duì)SRAM5進(jìn)行測(cè)試，其中，上述輸入端子32、31、7、30、35分別用于輸入讀出/寫入切換信號(hào)、地址信號(hào)和數(shù)據(jù)信號(hào)。接著，對(duì)SRAM5進(jìn)行常規(guī)的測(cè)試。然后，使SRAM5存儲(chǔ)高頻接收電路2a的測(cè)試用數(shù)據(jù)。
然后，根據(jù)由SRAM測(cè)試接口28供給的信號(hào)，將地址計(jì)數(shù)電路8的計(jì)數(shù)器設(shè)定至要將高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)寫入SRAM5的起始地址。接著，從SRAM測(cè)試接口28發(fā)送要寫入SRAM5的測(cè)試數(shù)據(jù)和寫入信號(hào)。接著，向地址計(jì)數(shù)電路8發(fā)送時(shí)鐘信號(hào)，接著，將地址計(jì)數(shù)電路8的新的計(jì)數(shù)設(shè)定至下一地址。
此時(shí)，為了不使并串行轉(zhuǎn)換電路36動(dòng)作，而斷開(kāi)開(kāi)關(guān)SW2從而截止用于驅(qū)動(dòng)該并串行轉(zhuǎn)換電路36的時(shí)鐘信號(hào)。接著，從SRAM測(cè)試接口28發(fā)送要寫入SRAM5的測(cè)試數(shù)據(jù)和寫入信號(hào)。以后，在SRAM5中反復(fù)存儲(chǔ)高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)。
接著，在高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)被全部存儲(chǔ)到SRAM5后，將地址計(jì)數(shù)電路8設(shè)定至起始地址。接著，從SRAM測(cè)試接口28向SRAM5發(fā)送讀出信號(hào)。由此，在SRAM5中存儲(chǔ)的高頻接收電路測(cè)試用測(cè)試數(shù)據(jù)被傳送向測(cè)試數(shù)據(jù)傳送電路6a的并串行轉(zhuǎn)換電路36。這里，斷開(kāi)用于向地址計(jì)數(shù)電路8供給時(shí)鐘信號(hào)的開(kāi)關(guān)SW1從而停止向地址計(jì)數(shù)電路8供給時(shí)鐘信號(hào)，接通用于向并串行轉(zhuǎn)換電路36供給時(shí)鐘信號(hào)的開(kāi)關(guān)SW2從而向并串行轉(zhuǎn)換電路36供給時(shí)鐘信號(hào)。
在實(shí)施方式2中，為了將n位的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，而輸入n個(gè)時(shí)鐘脈沖并將其轉(zhuǎn)換為串行數(shù)據(jù)。同時(shí)，將串行轉(zhuǎn)換后的測(cè)試數(shù)據(jù)寫入控制寄存器26a，其中，該控制寄存器26a被設(shè)置在高頻接收電路2a中并具有移位寄存器的結(jié)構(gòu)。
因此，從測(cè)試數(shù)據(jù)傳送電路6a接收測(cè)試數(shù)據(jù)，對(duì)高頻接收電路2a的各部分實(shí)施控制。其結(jié)果，向SRAM測(cè)試接口輸出測(cè)試結(jié)果信號(hào)(在本實(shí)施方式中，為相位比較器輸出信號(hào))。SRAM測(cè)試接口比較測(cè)試結(jié)果和預(yù)先準(zhǔn)備的期待值并進(jìn)行判斷。由此，無(wú)需串行通信就能對(duì)高頻接收電路2a實(shí)施控制，從而可以縮短高頻接收電路2a的測(cè)試時(shí)間。
另一方面，一般而言，用ATPG法對(duì)解調(diào)電路3a的除SRAM5、SRAM控制電路4a和測(cè)試數(shù)據(jù)傳送電路6a之外的其他邏輯電路實(shí)施測(cè)試。近年來(lái)，由于半導(dǎo)體測(cè)試裝置的發(fā)展，可同時(shí)進(jìn)行ATPG測(cè)試和SRAM的測(cè)試。雖然也受電路規(guī)模的影響，但是，一般而言，在信號(hào)收發(fā)裝置中，較之于SRAM的測(cè)試，ATPG測(cè)試需要花費(fèi)更多的時(shí)間。
因此，如果在對(duì)SRAM5實(shí)施測(cè)試后，將用于測(cè)試高頻接收電路2a的測(cè)試數(shù)據(jù)存儲(chǔ)到SRAM5中并對(duì)高頻接收電路2a實(shí)施測(cè)試，那么，由于能夠與解調(diào)電路3a的ATPG測(cè)試同時(shí)地對(duì)高頻接收電路2a實(shí)施測(cè)試，因此，就能夠縮短半導(dǎo)體集成電路1a的整體測(cè)試時(shí)間。
(實(shí)施方式3)圖6是表示實(shí)施方式3的半導(dǎo)體集成電路1c和半導(dǎo)體測(cè)試裝置27c的結(jié)構(gòu)的框圖。對(duì)與上述結(jié)構(gòu)要素相同的結(jié)構(gòu)要素賦予相同的標(biāo)號(hào)。因此，省略其具體說(shuō)明。與上述圖4同樣地，為了簡(jiǎn)化說(shuō)明，在高頻接收電路2c中，省略除控制寄存器26c之外的結(jié)構(gòu)要素的圖示，另外，在解調(diào)電路3c中，省略A/D轉(zhuǎn)換器17、解調(diào)電路18和解碼電路19的圖示。
解調(diào)電路3c具有測(cè)試數(shù)據(jù)傳送電路6c。在測(cè)試數(shù)據(jù)傳送電路6c中設(shè)置有并串行轉(zhuǎn)換電路36。在并串行轉(zhuǎn)換電路36的前級(jí)側(cè)設(shè)置有選擇開(kāi)關(guān)SW5。選擇開(kāi)關(guān)SW5在SRAM5與控制寄存器24之間切換對(duì)并串行轉(zhuǎn)換電路36的輸入。
在并串行轉(zhuǎn)換電路36的后級(jí)側(cè)設(shè)置有選擇開(kāi)關(guān)SW4。選擇開(kāi)關(guān)SW4根據(jù)被輸入選擇信號(hào)輸入端子(未圖示)的選擇信號(hào)，在并串行轉(zhuǎn)換電路36的輸入與并串行轉(zhuǎn)換電路36的輸出之間切換對(duì)控制寄存器26c的輸出。也可以根據(jù)從SRAM5中讀出的數(shù)據(jù)來(lái)進(jìn)行切換，以代替上述被輸入選擇信號(hào)輸入端子(未圖示)的選擇信號(hào)。
在解調(diào)電路3c中設(shè)置有選擇開(kāi)關(guān)SW3。選擇開(kāi)關(guān)SW3，根據(jù)從SRAM5測(cè)試接口43輸入到輸入端子41的用于驅(qū)動(dòng)并串行轉(zhuǎn)換電路36的時(shí)鐘選擇信號(hào)，選擇下述時(shí)鐘信號(hào)中的任意一者并將其供給到選擇開(kāi)關(guān)SW2，即從SRAM5測(cè)試接口28輸入到輸入端子30的時(shí)鐘信號(hào)、由PLL23生成的時(shí)鐘信號(hào)、從SRAM5測(cè)試接口43輸入到輸入端子45的時(shí)鐘信號(hào)。
另外，可以從SRAM5供給用于驅(qū)動(dòng)并串行轉(zhuǎn)換電路36的時(shí)鐘選擇信號(hào)，來(lái)取代向輸入端子41輸入用于驅(qū)動(dòng)并串行轉(zhuǎn)換電路36的時(shí)鐘選擇信號(hào)。
高頻接收電路2c具有控制寄存器26c。控制寄存器26c包括多個(gè)交替配置連接的觸發(fā)器(Flip-flop)43和寄存器44。根據(jù)被輸入到輸入端子35的輸入控制信號(hào)，從選擇開(kāi)關(guān)SW2向各觸發(fā)器43供給時(shí)鐘信號(hào)。向各寄存器44供給選擇信號(hào)，該選擇信號(hào)是從SRAM5測(cè)試接口43輸入到輸入端子42的信號(hào)。另外，向各寄存器44分別輸入測(cè)試數(shù)據(jù)，該測(cè)試數(shù)據(jù)是從SRAM5作為并行數(shù)據(jù)被讀出后通過(guò)選擇開(kāi)關(guān)SW5、SW4并迂回并串行轉(zhuǎn)換電路36來(lái)進(jìn)行供給的測(cè)試數(shù)據(jù)。此外，也可以構(gòu)成為向各寄存器44供給從SRAM5讀出的選擇信號(hào)，以取代被輸入到輸入端子42的選擇信號(hào)。
在實(shí)施方式3中設(shè)置了選擇開(kāi)關(guān)SW4，以使得能夠?qū)嵤┥鲜鰧?shí)施方式1和實(shí)施方式2的每一者。關(guān)于選擇開(kāi)關(guān)SW3的時(shí)鐘選擇信號(hào)，可由SRAM供給，也可以另行設(shè)置專用的輸入端子。在本實(shí)施方式中描述了設(shè)置專用的輸入端子41的示例。
一般而言，如果由一個(gè)設(shè)計(jì)部門來(lái)設(shè)計(jì)高頻接收電路和解調(diào)電路，那么，就會(huì)一邊考慮上述兩種電路的測(cè)試方法和測(cè)試時(shí)間一邊進(jìn)行設(shè)計(jì)。但是，如果由多個(gè)設(shè)計(jì)部門進(jìn)行上述設(shè)計(jì)，例如，由不同部門來(lái)設(shè)計(jì)高頻接收電路和解調(diào)電路，那么，就會(huì)發(fā)生測(cè)試方法和測(cè)試時(shí)間不一致的情況。在本實(shí)施方式中，即使在上述情況下，通過(guò)提供選擇項(xiàng)，也能夠?qū)Π雽?dǎo)體集成電路實(shí)施靈活的測(cè)試。關(guān)于各電路的功能及其測(cè)試方法，由于和上述實(shí)施方式1、實(shí)施方式2重復(fù)，因此省略其詳細(xì)說(shuō)明。
另外，在上述實(shí)施方式1至3中，闡述了具備高頻接收電路和解調(diào)電路的半導(dǎo)體集成電路的示例。但是，本發(fā)明并不限于上述。本發(fā)明也能適用于具備調(diào)制電路和高頻發(fā)送電路的半導(dǎo)體集成電路。在這種情況下，只是信號(hào)的流向變化為自調(diào)制電路至高頻發(fā)送電路而已，除此之外，電路結(jié)構(gòu)和測(cè)試方法相同。圖7表示實(shí)施方式3的另一半導(dǎo)體集成電路1d和半導(dǎo)體測(cè)試裝置27的結(jié)構(gòu)的框圖。對(duì)與上述結(jié)構(gòu)要素相同的結(jié)構(gòu)要素賦予相同的標(biāo)號(hào)。因此，省略其具體說(shuō)明。半導(dǎo)體集成電路1具有調(diào)制電路51和高頻發(fā)送電路52。調(diào)制電路51具有編碼電路53、去交錯(cuò)電路54、編碼電路55、調(diào)制電路56和D/A轉(zhuǎn)換器57。在高頻發(fā)送電路52中設(shè)置有混頻電路58。從端子33輸入發(fā)送信號(hào)，在由編碼電路53對(duì)其實(shí)施編碼后存儲(chǔ)在SRAM5中，選擇電路21從SRAM5中讀出上述發(fā)送信號(hào)，所讀出的發(fā)送信號(hào)通過(guò)去交錯(cuò)電路54、編碼電路55、調(diào)制電路56和D/A轉(zhuǎn)換器57后，被作為IF信號(hào)供給到混頻電路58，在由混頻電路58實(shí)施頻率轉(zhuǎn)換后，將其作為RF信號(hào)從高頻發(fā)送電路52進(jìn)行發(fā)送。本發(fā)明也能適用于上述具備調(diào)制電路51和高頻發(fā)送電路52的半導(dǎo)體集成電路1d。
本發(fā)明并不限于上述各實(shí)施方式，可在權(quán)利要求所示的范圍內(nèi)進(jìn)行各種變更，通過(guò)適當(dāng)組合不同實(shí)施方式所述的技術(shù)手段所得到的實(shí)施方式也被包含在本發(fā)明的技術(shù)范圍內(nèi)。
本發(fā)明可適用于搭載了高頻接收電路和解調(diào)電路的半導(dǎo)體集成電路、搭載了高頻發(fā)送電路和調(diào)制電路的半導(dǎo)體集成電路以及上述半導(dǎo)體集成電路的測(cè)試方法。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述半導(dǎo)體集成電路具有測(cè)試數(shù)據(jù)輸入端子，用于從上述半導(dǎo)體測(cè)試裝置輸入上述測(cè)試數(shù)據(jù)。
根據(jù)上述結(jié)構(gòu)，可以通過(guò)測(cè)試數(shù)據(jù)輸入端子直接從半導(dǎo)體測(cè)試裝置向SRAM傳送數(shù)據(jù)，因此，能夠在短時(shí)間內(nèi)對(duì)半導(dǎo)體集成電路進(jìn)行測(cè)試。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述測(cè)試數(shù)據(jù)傳送電路將從上述SRAM中作為并行數(shù)據(jù)讀出的上述測(cè)試數(shù)據(jù)傳送給上述高頻接收電路。
根據(jù)上述結(jié)構(gòu)，可以將從SRAM中作為并行數(shù)據(jù)讀出的測(cè)試數(shù)據(jù)直接傳送給高頻接收電路，因此，能夠以簡(jiǎn)單的結(jié)構(gòu)快速地將測(cè)試數(shù)據(jù)傳送給高頻接收電路，其中，該SRAM一般借助于n位寬的并行數(shù)據(jù)進(jìn)行數(shù)據(jù)的輸入輸出。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述測(cè)試數(shù)據(jù)傳送電路將從上述SRAM中作為并行數(shù)據(jù)讀出的上述測(cè)試數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后傳送給上述高頻接收電路。
根據(jù)上述結(jié)構(gòu)，可以將測(cè)試數(shù)據(jù)傳送給由移位寄存器構(gòu)成的高頻接收電路，在本發(fā)明的實(shí)施方式中，優(yōu)選的是，由驅(qū)動(dòng)上述SRAM的時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)上述測(cè)試數(shù)據(jù)傳送電路。
根據(jù)上述結(jié)構(gòu)，可以與SRAM的動(dòng)作時(shí)間同步地將測(cè)試數(shù)據(jù)傳送給高頻接收電路，因此，能夠快速地將測(cè)試數(shù)據(jù)傳送給高頻接收電路。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述半導(dǎo)體集成電路具有SRAM時(shí)鐘信號(hào)輸入端子，用于輸入驅(qū)動(dòng)上述SRAM的SRAM時(shí)鐘信號(hào)；以及傳送電路時(shí)鐘信號(hào)輸入端子，用于輸入驅(qū)動(dòng)上述測(cè)試數(shù)據(jù)傳送電路的傳送電路時(shí)鐘信號(hào)。
根據(jù)上述結(jié)構(gòu)，分別設(shè)置SRAM時(shí)鐘信號(hào)輸入端子和用于輸入傳送電路時(shí)鐘信號(hào)的專用的傳送電路時(shí)鐘信號(hào)輸入端子，因此，能夠借助于專用的傳送電路時(shí)鐘信號(hào)來(lái)調(diào)整向高頻接收電路傳送測(cè)試數(shù)據(jù)的速度。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述解調(diào)電路具有選擇電路，選擇被輸入到上述SRAM時(shí)鐘信號(hào)輸入端子的上述SRAM時(shí)鐘信號(hào)或者被輸入到傳送電路時(shí)鐘信號(hào)輸入端子的傳送電路時(shí)鐘信號(hào)，并將其供給到上述測(cè)試數(shù)據(jù)傳送電路。
根據(jù)上述結(jié)構(gòu)，可以根據(jù)高頻接收電路及解調(diào)電路的測(cè)試方法和測(cè)試時(shí)間來(lái)選擇SRAM時(shí)鐘信號(hào)或者傳送電路時(shí)鐘信號(hào)。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，具有用于輸入選擇信號(hào)的選擇信號(hào)輸入端子，其中，上述選擇信號(hào)用于選擇上述SRAM時(shí)鐘信號(hào)或者上述傳送電路時(shí)鐘信號(hào)；上述選擇電路根據(jù)被輸入到上述選擇信號(hào)輸入端子的上述選擇信號(hào)來(lái)選擇上述SRAM時(shí)鐘信號(hào)或者上述傳送電路時(shí)鐘信號(hào)。
根據(jù)上述結(jié)構(gòu)，可以根據(jù)高頻接收電路及解調(diào)電路的測(cè)試方法和測(cè)試時(shí)間并根據(jù)來(lái)自外部的選擇信號(hào)來(lái)選擇SRAM時(shí)鐘信號(hào)或者傳送電路時(shí)鐘信號(hào)。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，用于選擇上述SRAM時(shí)鐘信號(hào)或者上述傳送電路時(shí)鐘信號(hào)的上述選擇信號(hào)被從上述SRAM中讀出；上述選擇電路根據(jù)從上述SRAM中讀出的上述選擇信號(hào)來(lái)選擇上述SRAM時(shí)鐘信號(hào)或者上述傳送電路時(shí)鐘信號(hào)。
根據(jù)上述結(jié)構(gòu)，可以根據(jù)被從半導(dǎo)體測(cè)試裝置輸入并存儲(chǔ)在SRAM中的選擇信號(hào)來(lái)選擇SRAM時(shí)鐘信號(hào)或者傳送電路時(shí)鐘信號(hào)。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述解調(diào)電路具有選擇電路，選擇并行測(cè)試數(shù)據(jù)和串行測(cè)試數(shù)據(jù)中的任意一者并將其供給到上述高頻接收電路，其中，上述并行測(cè)試數(shù)據(jù)是從上述SRAM中作為并行數(shù)據(jù)讀出的數(shù)據(jù)，上述串行測(cè)試數(shù)據(jù)是從上述SRAM中作為并行數(shù)據(jù)讀出后被轉(zhuǎn)換為串行數(shù)據(jù)的數(shù)據(jù)。
根據(jù)上述結(jié)構(gòu)，可以根據(jù)高頻接收電路的控制寄存器的結(jié)構(gòu)來(lái)選擇并行測(cè)試數(shù)據(jù)或者串行測(cè)試數(shù)據(jù)。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，具有用于輸入選擇信號(hào)的選擇信號(hào)輸入端子，其中，上述選擇信號(hào)用于選擇上述并行測(cè)試數(shù)據(jù)和上述串行測(cè)試數(shù)據(jù)中的任意一者；上述選擇電路根據(jù)被輸入到上述選擇信號(hào)輸入端子的上述選擇信號(hào)來(lái)選擇上述并行測(cè)試數(shù)據(jù)和上述串行測(cè)試數(shù)據(jù)中的任意一者。
根據(jù)上述結(jié)構(gòu)，可以根據(jù)來(lái)自外部的選擇信號(hào)來(lái)選擇并行測(cè)試數(shù)據(jù)或者串行測(cè)試數(shù)據(jù)。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，用于選擇上述并行測(cè)試數(shù)據(jù)和上述串行測(cè)試數(shù)據(jù)中的任意一者的上述選擇信號(hào)被從上述SRAM中讀出；上述選擇電路根據(jù)從上述SRAM中讀出的上述選擇信號(hào)來(lái)選擇上述并行測(cè)試數(shù)據(jù)和上述串行測(cè)試數(shù)據(jù)中的任意一者。
根據(jù)上述結(jié)構(gòu)，可以根據(jù)被從半導(dǎo)體測(cè)試裝置輸入并存儲(chǔ)在SRAM中的選擇信號(hào)來(lái)選擇并行測(cè)試數(shù)據(jù)或者串行測(cè)試數(shù)據(jù)。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述高頻接收電路包括用于控制上述高頻接收電路的動(dòng)作的控制寄存器；上述控制寄存器具有將上述測(cè)試數(shù)據(jù)作為并行數(shù)據(jù)來(lái)接受的并行結(jié)構(gòu)，其中，上述測(cè)試數(shù)據(jù)是由上述測(cè)試數(shù)據(jù)傳送電路所傳送的數(shù)據(jù)。
根據(jù)上述結(jié)構(gòu)，可以直接接受從SRAM中作為并行數(shù)據(jù)讀出的測(cè)試數(shù)據(jù)，因此，能夠以簡(jiǎn)單的結(jié)構(gòu)快速地測(cè)試高頻接收電路，其中，該SRAM一般借助于n位寬的并行數(shù)據(jù)進(jìn)行數(shù)據(jù)的輸入輸出。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述高頻接收電路包括用于控制上述高頻接收電路的動(dòng)作的控制寄存器；上述控制寄存器具有將上述測(cè)試數(shù)據(jù)作為串行數(shù)據(jù)來(lái)接受的移位寄存器結(jié)構(gòu)，其中，上述測(cè)試數(shù)據(jù)是由上述測(cè)試數(shù)據(jù)傳送電路所傳送的數(shù)據(jù)。
根據(jù)上述結(jié)構(gòu)，將從SRAM中讀出的測(cè)試數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)來(lái)接受，因此，能夠快速地測(cè)試高頻接收電路。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述高頻接收電路包括用于控制上述高頻接收電路的動(dòng)作的控制寄存器；上述控制寄存器具有將上述測(cè)試數(shù)據(jù)作為并行數(shù)據(jù)來(lái)接受的并行結(jié)構(gòu)和將上述測(cè)試數(shù)據(jù)作為串行數(shù)據(jù)來(lái)接受的移位寄存器結(jié)構(gòu)，其中，上述測(cè)試數(shù)據(jù)是由上述測(cè)試數(shù)據(jù)傳送電路所傳送的數(shù)據(jù)；上述高頻接收電路選擇上述控制寄存器的上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者。
根據(jù)上述結(jié)構(gòu)，可以測(cè)試被設(shè)置了具有并行結(jié)構(gòu)和移位寄存器結(jié)構(gòu)的控制寄存器的高頻接收電路。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，具有用于輸入選擇信號(hào)的選擇信號(hào)輸入端子，其中，上述選擇信號(hào)用于選擇上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者；上述高頻接收電路根據(jù)被輸入到上述選擇信號(hào)輸入端子的上述選擇信號(hào)來(lái)選擇上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者。
根據(jù)上述結(jié)構(gòu)，可以根據(jù)從外部輸入的選擇信號(hào)來(lái)選擇并行結(jié)構(gòu)和移位寄存器結(jié)構(gòu)中的任意一者。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，用于選擇上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者的上述選擇信號(hào)被從上述SRAM中讀出；上述高頻接收電路根據(jù)從上述SRAM中讀出的上述選擇信號(hào)來(lái)選擇上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者。
根據(jù)上述結(jié)構(gòu)，可以根據(jù)被從半導(dǎo)體測(cè)試裝置輸入并存儲(chǔ)在SRAM中的選擇信號(hào)來(lái)選擇并行結(jié)構(gòu)或者移位寄存器結(jié)構(gòu)。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，設(shè)置有用于向上述半導(dǎo)體測(cè)試裝置輸出測(cè)試結(jié)果的測(cè)試結(jié)果輸出端子，其中，該測(cè)試結(jié)果是利用上述測(cè)試數(shù)據(jù)對(duì)上述高頻接收電路進(jìn)行測(cè)試所得到的測(cè)試結(jié)果。
根據(jù)上述結(jié)構(gòu)，可以通過(guò)比較在半導(dǎo)體測(cè)試裝置中預(yù)先準(zhǔn)備的期待值和測(cè)試結(jié)果來(lái)判斷測(cè)試結(jié)構(gòu)的優(yōu)劣。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，上述寫入電路，通過(guò)上述測(cè)試數(shù)據(jù)輸入端子從上述半導(dǎo)體測(cè)試裝置接受用于控制上述SRAM的SRAM控制信號(hào)，根據(jù)上述SRAM控制信號(hào)來(lái)控制上述SRAM。
根據(jù)上述結(jié)構(gòu)，借助于寫入電路對(duì)SRAM進(jìn)行控制并測(cè)試，之后，將用于驅(qū)動(dòng)并測(cè)試高頻接收電路的測(cè)試數(shù)據(jù)存儲(chǔ)到SRAM。
在本發(fā)明的實(shí)施方式中，優(yōu)選的是，包括用于控制上述SRAM的地址計(jì)數(shù)電路。
根據(jù)上述結(jié)構(gòu)，可以借助于簡(jiǎn)單的結(jié)構(gòu)來(lái)控制要寫入SRAM的地址或者要讀出的地址。
在本發(fā)明的實(shí)施方式中，半導(dǎo)體集成電路的測(cè)試方法優(yōu)選的是，在將上述測(cè)試數(shù)據(jù)存儲(chǔ)到上述SRAM之前，開(kāi)始實(shí)施上述SRAM的測(cè)試和基于ATPG法的上述解調(diào)電路的測(cè)試；在上述SRAM的測(cè)試結(jié)束后，將上述測(cè)試數(shù)據(jù)存儲(chǔ)到上述SRAM；同時(shí)執(zhí)行基于上述測(cè)試數(shù)據(jù)的上述高頻接收電路的測(cè)試和基于上述ATPG法的上述解調(diào)電路的測(cè)試。
根據(jù)上述結(jié)構(gòu)，在上述SRAM的測(cè)試結(jié)束后，將測(cè)試數(shù)據(jù)存儲(chǔ)到上述SRAM，從SRAM中讀出并傳送給高頻接收電路，因此，能夠同時(shí)執(zhí)行基于測(cè)試數(shù)據(jù)的高頻接收電路的測(cè)試和基于ATPG法的解調(diào)電路的測(cè)試。
以上，對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，上述具體實(shí)施方式
或?qū)嵤├齼H僅是揭示本發(fā)明的技術(shù)內(nèi)容的示例，本發(fā)明并不限于上述具體示例，不應(yīng)對(duì)本發(fā)明進(jìn)行狹義的解釋，可在本發(fā)明的精神和權(quán)利要求的范圍內(nèi)進(jìn)行各種變更來(lái)實(shí)施之。
權(quán)利要求
1.一種半導(dǎo)體集成電路，由一個(gè)以上的半導(dǎo)體芯片構(gòu)成，具備接收高頻信號(hào)的高頻接收電路和對(duì)來(lái)自上述高頻接收電路的信號(hào)進(jìn)行解調(diào)的解調(diào)電路，上述解調(diào)電路包括SRAM，該半導(dǎo)體集成電路的特征在于，上述解調(diào)電路還包括寫入電路，接受用于驅(qū)動(dòng)并測(cè)試上述高頻接收電路的測(cè)試數(shù)據(jù)并將其寫入上述SRAM；以及測(cè)試數(shù)據(jù)傳送電路，從上述SRAM中讀出上述用于驅(qū)動(dòng)并測(cè)試上述高頻接收電路的測(cè)試數(shù)據(jù)并將其傳送給上述高頻接收電路。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于具有測(cè)試數(shù)據(jù)輸入端子，用于從上述半導(dǎo)體測(cè)試裝置輸入上述測(cè)試數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述測(cè)試數(shù)據(jù)傳送電路將從上述SRAM中作為并行數(shù)據(jù)讀出的上述測(cè)試數(shù)據(jù)傳送給上述高頻接收電路。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述測(cè)試數(shù)據(jù)傳送電路將從上述SRAM中作為并行數(shù)據(jù)讀出的上述測(cè)試數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后傳送給上述高頻接收電路。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于由驅(qū)動(dòng)上述SRAM的時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)上述測(cè)試數(shù)據(jù)傳送電路。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，具有SRAM時(shí)鐘信號(hào)輸入端子，用于輸入驅(qū)動(dòng)上述SRAM的SRAM時(shí)鐘信號(hào)；以及傳送電路時(shí)鐘信號(hào)輸入端子，用于輸入驅(qū)動(dòng)上述測(cè)試數(shù)據(jù)傳送電路的傳送電路時(shí)鐘信號(hào)。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于上述解調(diào)電路具有選擇電路，選擇被輸入到上述SRAM時(shí)鐘信號(hào)輸入端子的上述SRAM時(shí)鐘信號(hào)或者被輸入到傳送電路時(shí)鐘信號(hào)輸入端子的傳送電路時(shí)鐘信號(hào)，并將其供給到上述測(cè)試數(shù)據(jù)傳送電路。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于具有用于輸入選擇信號(hào)的選擇信號(hào)輸入端子，其中，上述選擇信號(hào)用于選擇上述SRAM時(shí)鐘信號(hào)或者上述傳送電路時(shí)鐘信號(hào)；上述選擇電路根據(jù)被輸入到上述選擇信號(hào)輸入端子的上述選擇信號(hào)來(lái)選擇上述SRAM時(shí)鐘信號(hào)或者上述傳送電路時(shí)鐘信號(hào)。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于用于選擇上述SRAM時(shí)鐘信號(hào)或者上述傳送電路時(shí)鐘信號(hào)的上述選擇信號(hào)被從上述SRAM中讀出；上述選擇電路根據(jù)從上述SRAM中讀出的上述選擇信號(hào)來(lái)選擇上述SRAM時(shí)鐘信號(hào)或者上述傳送電路時(shí)鐘信號(hào)。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述解調(diào)電路具有選擇電路，選擇并行測(cè)試數(shù)據(jù)和串行測(cè)試數(shù)據(jù)中的任意一者并將其供給到上述高頻接收電路，其中，上述并行測(cè)試數(shù)據(jù)是從上述SRAM中作為并行數(shù)據(jù)讀出的數(shù)據(jù)，上述串行測(cè)試數(shù)據(jù)是從上述SRAM中作為并行數(shù)據(jù)讀出后被轉(zhuǎn)換為串行數(shù)據(jù)的數(shù)據(jù)。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其特征在于具有用于輸入選擇信號(hào)的選擇信號(hào)輸入端子，其中，上述選擇信號(hào)用于選擇上述并行測(cè)試數(shù)據(jù)和上述串行測(cè)試數(shù)據(jù)中的任意一者；上述選擇電路根據(jù)被輸入到上述選擇信號(hào)輸入端子的上述選擇信號(hào)來(lái)選擇上述并行測(cè)試數(shù)據(jù)和上述串行測(cè)試數(shù)據(jù)中的任意一者。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其特征在于用于選擇上述并行測(cè)試數(shù)據(jù)和上述串行測(cè)試數(shù)據(jù)中的任意一者的上述選擇信號(hào)被從上述SRAM中讀出；上述選擇電路根據(jù)從上述SRAM中讀出的上述選擇信號(hào)來(lái)選擇上述并行測(cè)試數(shù)據(jù)和上述串行測(cè)試數(shù)據(jù)中的任意一者。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述高頻接收電路包括用于控制上述高頻接收電路的動(dòng)作的控制寄存器；上述控制寄存器具有將上述測(cè)試數(shù)據(jù)傳送電路傳送來(lái)的上述測(cè)試數(shù)據(jù)作為并行數(shù)據(jù)來(lái)接受的并行結(jié)構(gòu)。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述高頻接收電路包括用于控制上述高頻接收電路的動(dòng)作的控制寄存器；上述控制寄存器具有將上述測(cè)試數(shù)據(jù)傳送電路傳送來(lái)的上述測(cè)試數(shù)據(jù)作為串行數(shù)據(jù)來(lái)接受的移位寄存器結(jié)構(gòu)。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述高頻接收電路包括用于控制上述高頻接收電路的動(dòng)作的控制寄存器；上述控制寄存器具有將上述測(cè)試數(shù)據(jù)傳送電路傳送來(lái)的上述測(cè)試數(shù)據(jù)作為并行數(shù)據(jù)來(lái)接受的并行結(jié)構(gòu)和將上述測(cè)試數(shù)據(jù)作為串行數(shù)據(jù)來(lái)接受的移位寄存器結(jié)構(gòu)；上述高頻接收電路選擇上述控制寄存器的上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路，其特征在于具有用于輸入選擇信號(hào)的選擇信號(hào)輸入端子，其中，上述選擇信號(hào)用于選擇上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者；上述高頻接收電路根據(jù)被輸入到上述選擇信號(hào)輸入端子的上述選擇信號(hào)來(lái)選擇上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路，其特征在于用于選擇上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者的上述選擇信號(hào)被從上述SRAM中讀出；上述高頻接收電路根據(jù)從上述SRAM中讀出的上述選擇信號(hào)來(lái)選擇上述并行結(jié)構(gòu)和上述移位寄存器結(jié)構(gòu)中的任意一者。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于設(shè)置有用于向上述半導(dǎo)體測(cè)試裝置輸出測(cè)試結(jié)果的測(cè)試結(jié)果輸出端子，其中，該測(cè)試結(jié)果是利用上述測(cè)試數(shù)據(jù)對(duì)上述高頻接收電路進(jìn)行測(cè)試所得到的測(cè)試結(jié)果。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述寫入電路，從上述半導(dǎo)體測(cè)試裝置接受用于控制上述SRAM的SRAM控制信號(hào)，根據(jù)上述SRAM控制信號(hào)來(lái)控制上述SRAM。
20.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述寫入電路包括用于控制上述SRAM的地址計(jì)數(shù)電路。
21.一種半導(dǎo)體集成電路，由一個(gè)以上的半導(dǎo)體芯片構(gòu)成，具備調(diào)制數(shù)字信號(hào)的調(diào)制電路和對(duì)來(lái)自上述調(diào)制電路的信號(hào)進(jìn)行發(fā)送的高頻發(fā)送電路，上述調(diào)制電路包括SRAM，該半導(dǎo)體集成電路的特征在于，上述調(diào)制電路還包括寫入電路，從半導(dǎo)體測(cè)試裝置接受用于驅(qū)動(dòng)并測(cè)試上述高頻發(fā)送電路的測(cè)試數(shù)據(jù)并將其寫入上述SRAM；以及測(cè)試數(shù)據(jù)傳送電路，從上述SRAM中讀出上述用于驅(qū)動(dòng)并測(cè)試上述高頻發(fā)送電路的測(cè)試數(shù)據(jù)并將其傳送給上述高頻發(fā)送電路。
22.一種半導(dǎo)體集成電路的測(cè)試方法，其中，該半導(dǎo)體集成電路由一個(gè)以上的半導(dǎo)體芯片構(gòu)成，具備接收高頻信號(hào)的高頻接收電路和對(duì)來(lái)自上述高頻接收電路的信號(hào)進(jìn)行解調(diào)的解調(diào)電路，上述解調(diào)電路包括SRAM，該測(cè)試方法的特征在于接受用于驅(qū)動(dòng)并測(cè)試上述高頻接收電路的測(cè)試數(shù)據(jù)并將其寫入上述SRAM；從上述SRAM中讀出上述用于驅(qū)動(dòng)并測(cè)試上述高頻接收電路的測(cè)試數(shù)據(jù)并將其傳送給上述高頻接收電路；根據(jù)從上述SRAM中讀出并傳送給上述高頻接收電路的上述測(cè)試數(shù)據(jù)，來(lái)驅(qū)動(dòng)并測(cè)試上述高頻接收電路。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路的測(cè)試方法，其特征在于在將上述測(cè)試數(shù)據(jù)存儲(chǔ)到上述SRAM之前開(kāi)始實(shí)施上述SRAM的測(cè)試和基于ATPG法的上述解調(diào)電路的測(cè)試；在上述SRAM的測(cè)試結(jié)束后，將上述測(cè)試數(shù)據(jù)存儲(chǔ)到上述SRAM；同時(shí)執(zhí)行基于上述測(cè)試數(shù)據(jù)的上述高頻接收電路的測(cè)試和基于上述ATPG法的上述解調(diào)電路的測(cè)試。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路的測(cè)試方法，其特征在于將上述測(cè)試數(shù)據(jù)作為并行數(shù)據(jù)從上述SRAM中讀出并傳送到上述高頻接收電路。
25.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路的測(cè)試方法，其特征在于將作為并行數(shù)據(jù)從上述SRAM中讀出的上述測(cè)試數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后傳送到上述高頻接收電路。
26.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路的測(cè)試方法，其特征在于向半導(dǎo)體測(cè)試裝置輸出利用上述測(cè)試數(shù)據(jù)所得到的測(cè)試結(jié)果。
27.一種半導(dǎo)體集成電路的測(cè)試方法，其中，該半導(dǎo)體集成電路由一個(gè)以上的半導(dǎo)體芯片構(gòu)成，具備調(diào)制數(shù)字信號(hào)的調(diào)制電路和對(duì)來(lái)自上述調(diào)制電路的信號(hào)進(jìn)行發(fā)送的高頻發(fā)送電路，上述解調(diào)電路包括SRAM，該測(cè)試方法的特征在于接受用于驅(qū)動(dòng)并測(cè)試上述高頻發(fā)送電路的測(cè)試數(shù)據(jù)并將其寫入上述SRAM；根據(jù)從上述SRAM中讀出并傳送給上述高頻發(fā)送電路的上述測(cè)試數(shù)據(jù)，來(lái)驅(qū)動(dòng)并測(cè)試上述高頻發(fā)送電路。
全文摘要
本發(fā)明提供一種能夠縮短測(cè)試時(shí)間的半導(dǎo)體集成電路及其測(cè)試方法。半導(dǎo)體集成電路由一個(gè)以上的半導(dǎo)體芯片構(gòu)成，具備接收高頻信號(hào)的高頻接收電路和對(duì)來(lái)自高頻接收電路的信號(hào)進(jìn)行解調(diào)的解調(diào)電路，解調(diào)電路包括SRAM，該半導(dǎo)體集成電路的特征在于，上述解調(diào)電路包括SRAM控制電路，接受用于驅(qū)動(dòng)并測(cè)試高頻接收電路的測(cè)試數(shù)據(jù)并將其寫入SRAM；以及測(cè)試數(shù)據(jù)傳送電路，從SRAM讀出用于驅(qū)動(dòng)并測(cè)試高頻接收電路的測(cè)試數(shù)據(jù)并將其傳送給高頻接收電路。
文檔編號(hào)G11C29/48GK1968026SQ200610162489
公開(kāi)日2007年5月23日 申請(qǐng)日期2006年11月17日 優(yōu)先權(quán)日2005年11月18日
發(fā)明者岸上真也 申請(qǐng)人:夏普株式會(huì)社