具有主設(shè)備和從設(shè)備的pll系統(tǒng)的制作方法
【專利摘要】一種主鎖相環(huán)設(shè)備可與包括從數(shù)控振蕩器(sDCO)的一個(gè)或多個(gè)從設(shè)備相關(guān)聯(lián)地操作，一個(gè)或多個(gè)數(shù)字PLL(DPLL)通道包括主數(shù)控振蕩器(mDCO)。主同步定時(shí)器產(chǎn)生主定時(shí)脈沖，以從mDCO讀取相位和頻率信息。外設(shè)接口將讀取的頻率和相位信息發(fā)送到一個(gè)或多個(gè)從設(shè)備。同步接口發(fā)送主定時(shí)脈沖以同步sDCO中的副本同步定時(shí)器，所述副本同步定時(shí)器產(chǎn)生從定時(shí)脈沖，以供在更新在從設(shè)備處接收到的相位和頻率信息時(shí)使用。
【專利說明】
具有主設(shè)備和從設(shè)備的PLL系統(tǒng)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及精確定時(shí)的領(lǐng)域，并且尤其涉及在包括主PLL設(shè)備和一個(gè)或多個(gè)從設(shè)備的數(shù)字鎖相環(huán)(PLL)系統(tǒng)中的準(zhǔn)確相位和頻率控制。
【背景技術(shù)】
[0002]全球市場(chǎng)上對(duì)更高集成度的需求激發(fā)了對(duì)主要是PLL的高計(jì)數(shù)多通道同步設(shè)備的需要。不同應(yīng)用需要不同數(shù)量的通道。使用具有多于所需數(shù)量的通道的設(shè)備通常是這種情況，其具有明顯的成本劣勢(shì)。在一個(gè)主設(shè)備和多個(gè)從設(shè)備上分配功能是一個(gè)選擇，但它不能廣泛使用，因?yàn)槿狈α己玫耐剑叫枰獜拿恳粋€(gè)從設(shè)備到主設(shè)備的大量反饋連接時(shí)鐘。
[0003]—個(gè)現(xiàn)有技術(shù)解決方案使用高集成度多通道PLL設(shè)備，其可以管理通常超過10數(shù)量的通道的最高需求，以覆蓋不需要這么多通道的應(yīng)用。對(duì)于高硅和板面積的要求使得這個(gè)解決方案越來越缺少吸引力。另一現(xiàn)有技術(shù)解決方案利用具有少量PLL通道的設(shè)備以覆蓋全部所需應(yīng)用。這個(gè)解決方案的缺點(diǎn)是在各所用PLL設(shè)備中的適當(dāng)同步和輸出時(shí)鐘對(duì)準(zhǔn)的技術(shù)困難，以及每一設(shè)備中復(fù)雜數(shù)字PLL功能的開銷，其常常等同于較高的價(jià)格。
[0004]另一個(gè)解決方案構(gòu)建具有全部所需可能的通道計(jì)數(shù)的多通道PLL設(shè)備的整個(gè)組合。這個(gè)解決方案的成本劣勢(shì)是顯而易見的。又一解決方案使用將區(qū)域密集和性能關(guān)鍵功能分散到從設(shè)備的主從概念。這個(gè)現(xiàn)有解決方案的問題是缺乏良好的同步方法，其假定使用類似于數(shù)控振蕩器(NCO)的外部反饋概念，其中，頻率和相位誤差由自從設(shè)備到主設(shè)備的反饋時(shí)鐘校正。結(jié)果，該設(shè)計(jì)過于復(fù)雜，使用主設(shè)備和從設(shè)備上管腳形式的過多資源以及其他從資源，例如輸出分頻器。
[0005]還嘗試了使用主設(shè)備對(duì)從設(shè)備的直接控制的主從概念，但這涉及嚴(yán)格的時(shí)序收斂要求，而該嚴(yán)格的時(shí)序收斂要求對(duì)于在多芯片或者甚至多管芯環(huán)境中實(shí)施是不切實(shí)際的或不可能的。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的實(shí)施例使得有可能產(chǎn)生使用一個(gè)主設(shè)備來準(zhǔn)確控制多個(gè)從設(shè)備的頻率和相位的靈活的多通道PLL，尤其是多通道數(shù)字鎖相環(huán)(DPLL)。本發(fā)明的各實(shí)施例通過向現(xiàn)有技術(shù)主從概念提供新穎的同步方法而解決了多通道PLL設(shè)備的粒度問題。這允許支持基于“按需構(gòu)建塊”概念的靈活的架構(gòu)，其中，復(fù)雜的功能通常以駐留在一個(gè)設(shè)備上的數(shù)字邏輯中實(shí)施，而頻率合成引擎可位于在相同或不同封裝結(jié)構(gòu)中的多個(gè)從設(shè)備上，從而允許由主設(shè)備對(duì)從設(shè)備的精確和適當(dāng)?shù)目刂?，無需使用外部反饋。
[0007]根據(jù)本發(fā)明，提供了一種主鎖相環(huán)(PLL)設(shè)備，該主鎖相環(huán)(PLL)設(shè)備可與包括從數(shù)控振蕩器(sDCO)的一個(gè)或多個(gè)從設(shè)備相關(guān)聯(lián)地操作，該主鎖相環(huán)(PLL)設(shè)備包括:至少一個(gè)數(shù)字PLL(DPLL)通道，每一個(gè)數(shù)字PLL通道都包括主數(shù)控振蕩器(mDCO)，該主數(shù)控振蕩器(mDCO)比所述從數(shù)控振蕩器具有更高的分辨率;主同步定時(shí)器，用于產(chǎn)生主定時(shí)脈沖，以允許從所述mDCO讀取相位和頻率信息；外設(shè)接口，用于將所述讀取的頻率和相位信息發(fā)送到所述一個(gè)或多個(gè)從設(shè)備;及主同步接口，用于發(fā)送所述主定時(shí)脈沖以同步所述sDCO中的副本同步定時(shí)器，所述副本同步定時(shí)器產(chǎn)生從定時(shí)脈沖，以供在更新在所述從設(shè)備接收的所述相位和頻率信息時(shí)使用。
[0008]優(yōu)選地，主PLL設(shè)備是多通道設(shè)備，每一個(gè)通道都包括含mDCO的鎖相環(huán)。
[0009]在取決于應(yīng)用產(chǎn)生可變數(shù)量的PLL通道時(shí)引起的同步挑戰(zhàn)通過將頻率合成功能中的核心數(shù)字鎖相環(huán)DPLL功能分隔在各分開的設(shè)備中來解決。在大多數(shù)情況下，取決于所需PLL性能，頻率合成功能的實(shí)施是模擬密集的，并且需要大管芯區(qū)域，同時(shí)DPLL功能通?？稍诳呻S著硅技術(shù)縮放的數(shù)字邏輯中實(shí)現(xiàn)。主要難題在于在實(shí)施DPLL功能的設(shè)備與負(fù)責(zé)頻率合成的設(shè)備之間具有適當(dāng)?shù)耐ㄐ拧?br>[0010]在不同應(yīng)用中用于相似的功能分配的主從概念允許用最小的開銷或不用開銷來極為靈活地產(chǎn)生任意數(shù)量的PLL通道。在PLL環(huán)境中，能夠接受所需數(shù)量的參考時(shí)鐘的一個(gè)主設(shè)備可以控制多個(gè)從設(shè)備。取決于對(duì)通道粒度的應(yīng)用要求，從設(shè)備可以在單一晶片或封裝結(jié)構(gòu)中具有一個(gè)、兩個(gè)或多個(gè)通道。通過確保從設(shè)備對(duì)于來自主設(shè)備的選定參考的變化的適當(dāng)?shù)南辔缓皖l率響應(yīng)來適當(dāng)控制全部從設(shè)備的能力成為使用這種系統(tǒng)的能力的關(guān)鍵，良好的同步機(jī)制最關(guān)鍵。
[0011]本發(fā)明的各實(shí)施例使用多通道PLL系統(tǒng)內(nèi)的主設(shè)備與從設(shè)備之間的適當(dāng)同步的方法，主設(shè)備包含參考采樣數(shù)字化模塊和諸DPLL模塊，諸DPLL模塊也就是相位/頻率檢測(cè)器、環(huán)路濾波器和數(shù)控振蕩器(DCO)，從設(shè)備主要包含模擬加強(qiáng)的頻率合成模塊。主設(shè)備對(duì)從設(shè)備的頻率和相位的控制使用串行接口完成，以使得在主設(shè)備與從設(shè)備之間的互連線數(shù)量最少。
[0012]本發(fā)明的實(shí)施例允許在來自多個(gè)從設(shè)備的全部輸出時(shí)鐘中的良好對(duì)準(zhǔn)，以及在選定輸入?yún)⒖紩r(shí)鐘與任何從輸出時(shí)鐘之間的對(duì)準(zhǔn)，而無需從從設(shè)備到主設(shè)備的任何物理反饋信號(hào)。為了實(shí)現(xiàn)所需對(duì)準(zhǔn)，除了從設(shè)備的頻率和相位控制所需的從主設(shè)備到從設(shè)備的串行接口連接以外，主設(shè)備將系統(tǒng)時(shí)鐘和周期性同步信號(hào)Sync發(fā)送到每一個(gè)從設(shè)備。允許使用主從概念的同步機(jī)制是本發(fā)明的特點(diǎn)。本發(fā)明的一個(gè)方面是一種同步方法，該方法通過使用用于確定頻率和相位更新的平均時(shí)間的主設(shè)備同步脈沖以及每一從設(shè)備中的確定將相位和頻率應(yīng)用于特定從設(shè)備的準(zhǔn)確時(shí)間的同步脈沖來實(shí)現(xiàn)。
[0013]當(dāng)需要對(duì)電壓和溫度變化的極為準(zhǔn)確的對(duì)準(zhǔn)時(shí)，可以將來自每一個(gè)從設(shè)備的額外反饋信號(hào)傳遞到主設(shè)備，從而允許在全部從設(shè)備輸出時(shí)鐘中和在選定參考時(shí)鐘與任何從設(shè)備輸出時(shí)鐘之間的非常準(zhǔn)確的對(duì)準(zhǔn)。
[0014]同步方法可被應(yīng)用于基于主從的多通道PLL，而不管該基于主從的多通道PLL包含在一個(gè)封裝結(jié)構(gòu)中，還是是使用針對(duì)主設(shè)備的一個(gè)封裝結(jié)構(gòu)和針對(duì)從設(shè)備的單個(gè)或多個(gè)封裝結(jié)構(gòu)來實(shí)現(xiàn)的。
[0015]根據(jù)本發(fā)明的另一個(gè)方面，提供了一種控制一個(gè)或多個(gè)從設(shè)備的方法，該從設(shè)備包括通過主鎖相環(huán)設(shè)備中的數(shù)控振蕩器的輸出控制的數(shù)控振蕩器(DCO)，該方法包括:通過主同步定時(shí)器產(chǎn)生主設(shè)備中的定時(shí)脈沖;使所述副本同步定時(shí)器與從所述主設(shè)備接收的主定時(shí)脈沖同步;從所述數(shù)控振蕩器的所述輸出讀取相位和頻率信息;通過外設(shè)接口將所述相位和頻率信息傳送到所述一個(gè)或多個(gè)從設(shè)備;及基于由所述副本同步定時(shí)器產(chǎn)生的定時(shí)脈沖更新所述一個(gè)或多個(gè)從設(shè)備處的所述相位和頻率信息。
【附圖說明】
[0016]現(xiàn)在將通過參考附圖僅示例性地詳細(xì)說明本發(fā)明，在附圖中:
[0017]圖1是多通道主設(shè)備的框圖；
[0018]圖2是不出一系列從設(shè)備的框圖；
[0019]圖3是要求到主設(shè)備的反饋以供維持準(zhǔn)確的對(duì)準(zhǔn)的多通道多PLL從設(shè)備的框圖；及
[0020]圖4是從同步定時(shí)器的框圖。
【具體實(shí)施方式】
[0021]如圖1和2所示的，一種使用根據(jù)本發(fā)明的實(shí)施例的同步方法的多通道PLL，該多通道PLL包括主設(shè)備I和多個(gè)從設(shè)備18、19、20。主設(shè)備I的任務(wù)是接受多個(gè)參考時(shí)鐘，并允許每一通道PLL跟蹤任意參考時(shí)鐘elk O……elk R-1。
[0022]每一個(gè)參考時(shí)鐘都首先由相應(yīng)的參考時(shí)鐘采樣模塊2、3、4采樣(數(shù)字化)。基于指定的參考時(shí)鐘故障準(zhǔn)則監(jiān)控參考時(shí)鐘的質(zhì)量，指定的參考時(shí)鐘故障準(zhǔn)則是與應(yīng)用相關(guān)的，以及使用參考時(shí)鐘選擇模塊5為N個(gè)PLL通道6、7、8中每一個(gè)選擇適當(dāng)?shù)膮⒖肌?br>[0023]每一個(gè)PLL都由相位頻率檢測(cè)器10、環(huán)路濾波器11和主數(shù)控振蕩器(mDC0)12組成。將與選定參考相關(guān)的相位信息與相位頻率檢測(cè)器10中的系統(tǒng)時(shí)鐘進(jìn)行比較，得到相位誤差，在將該相位誤差在被用作DCO 12的頻率和相位控制字之前，使其通過低通環(huán)路濾波器
Ilo
[0024]系統(tǒng)時(shí)鐘由系統(tǒng)時(shí)鐘發(fā)生器模塊15產(chǎn)生，系統(tǒng)時(shí)鐘由系統(tǒng)時(shí)鐘發(fā)生器模塊15由來自外部晶體振蕩器16的穩(wěn)定時(shí)鐘反饋。
[0025]主設(shè)備中的mD⑶12相比于從設(shè)備中的相應(yīng)sD⑶23具有明顯更高的分辨率。例如，mDCO可以具有96比特寬分辨率，而sDCO的分辨率可以僅為40比特寬。將主DCO 12相位和頻率信息周期性地提供給主串行外設(shè)接口(MSPI)13以被用來更新目標(biāo)從設(shè)備sDCO 23。為了適應(yīng)從設(shè)備18、19、20的適當(dāng)更新而無需會(huì)使得整個(gè)概念變得不可用的從多個(gè)從設(shè)備18、
19、20到主設(shè)備I的大量反饋時(shí)鐘，需要主設(shè)備和從設(shè)備之間的足夠同步。
[0026]為了提供主設(shè)備與從設(shè)備之間的同步，主設(shè)備中的主同步定時(shí)器14產(chǎn)生周期性脈沖，其用于讀取從DCO所需的mDCO 12相位和頻率信息。為了避免需要將同步定時(shí)器14脈沖在一個(gè)系統(tǒng)時(shí)鐘周期中傳送到從設(shè)備18、19、20，每一從設(shè)備都具有其自己的從同步定時(shí)器22，它是主同步定時(shí)器14的副本。由于主設(shè)備向全部從設(shè)備提供系統(tǒng)時(shí)鐘，主設(shè)備上的主同步定時(shí)器14和每一從設(shè)備上的從同步定時(shí)器22將使用相同的系統(tǒng)時(shí)鐘頻率運(yùn)行，因此在設(shè)備初始化期間僅需要執(zhí)行同步。基于來自從同步定時(shí)器22的脈沖更新從DCO 23的相位和頻率。
[0027]通道N-1PLL 8的主要目的是當(dāng)需要例如在+/-0.5ns量級(jí)的非常嚴(yán)格對(duì)準(zhǔn)時(shí)充當(dāng)反饋校準(zhǔn)PLL。在此情況下，對(duì)輸出時(shí)鐘位置的調(diào)整必須是連續(xù)的以補(bǔ)償任何溫度和電壓變化。當(dāng)無需這樣的嚴(yán)格對(duì)準(zhǔn)時(shí)(例如為+/-2ns量級(jí))，通道N-1 PLL 8可以用作常規(guī)PLL。
[0028]通過主設(shè)備與從設(shè)備之間的正確同步，確保從設(shè)備18、19、20的全部輸出時(shí)鐘在它們自身中以及與選定參考時(shí)鐘都具有所需對(duì)準(zhǔn)。
[0029]每一個(gè)從設(shè)備中的從串行外設(shè)接口SSPI控制模塊21都從MSPI控制模塊13接收數(shù)據(jù)，從而產(chǎn)生所需格式的用于更新從DCO 23的相位和頻率的數(shù)據(jù)，以及用于頻率同步模塊24和時(shí)鐘分頻器25的靜態(tài)控制。
[0030]當(dāng)需要反饋校準(zhǔn)時(shí)，選擇參考源中的一個(gè)以從全部從設(shè)備接受反饋時(shí)鐘，進(jìn)而允許對(duì)任何從輸出時(shí)鐘相位的準(zhǔn)確控制。在一個(gè)示例性實(shí)施例中，將反饋時(shí)鐘施加到參考時(shí)鐘采樣模塊4的輸入，但也可以選擇其他采樣模塊。跟蹤反饋時(shí)鐘變化的PLL通道8被用來通過延遲控制模塊9更新每一個(gè)PLL 6、7、8的mDCO 12。
[0031]必須更新mD⑶，因?yàn)閺脑O(shè)備跟隨其對(duì)應(yīng)的主時(shí)鐘。盡管一個(gè)PLL并因此一個(gè)主DCO可以控制多個(gè)或全部從設(shè)備，但每一從設(shè)備都有在主設(shè)備中具有其自己的相應(yīng)PLL的選擇。PLL 6……8的任務(wù)是(通過所希望的環(huán)路帶寬和許多其他參數(shù))跟隨參考相位及控制全部輸出的定時(shí)，包括從設(shè)備的定時(shí)。全部調(diào)整都必須通過主PLL因此因此通過作為主PLL的部件的主DCO作出，以便被傳遞到其從設(shè)備，這些調(diào)整包括基于反饋時(shí)鐘計(jì)算的用以實(shí)現(xiàn)非常準(zhǔn)確的對(duì)準(zhǔn)的調(diào)整。
[0032]即使在此情況下使用外部反饋，所用資源與現(xiàn)有技術(shù)相比都明顯更少，在現(xiàn)有技術(shù)中，每一反饋時(shí)鐘都需要單獨(dú)的管腳和處理PLL，包括主設(shè)備上的參考時(shí)鐘采樣模塊。
[0033]現(xiàn)參考圖3，需要多路復(fù)用器26來選擇來自每一個(gè)從設(shè)備18、19、20的時(shí)鐘，這需要隨電壓和溫度變化保持輸出時(shí)鐘的非常準(zhǔn)確的對(duì)準(zhǔn)。多路復(fù)用器26由來自主設(shè)備中的主GP1控制模塊17的通用輸入/輸出(GP1)信號(hào)控制，以周期性地選擇要監(jiān)控的每一從設(shè)備
18、19、20輸出時(shí)鐘以實(shí)現(xiàn)適當(dāng)?shù)妮敵鰰r(shí)鐘對(duì)準(zhǔn)。在此模式中，除了通過主DCO 12執(zhí)行對(duì)每一從DCO 23的精細(xì)調(diào)整以外，還可以單獨(dú)地粗略調(diào)整每一從輸出時(shí)鐘分頻器25，以實(shí)現(xiàn)準(zhǔn)確的時(shí)鐘對(duì)準(zhǔn)。通道N-1或反饋校準(zhǔn)PLL 8用作反饋校準(zhǔn)PLL，反饋校準(zhǔn)PLL通過延遲控制模塊9通過更新從DCO 23和從時(shí)鐘分頻器25來控制輸出時(shí)鐘相位。
[0034]利用主從概念的多通道PLL中的關(guān)鍵因素之一是在主設(shè)備與從設(shè)備之間的適當(dāng)?shù)耐ㄐ?。理論上，?zhí)行主從通信的最容易的方式之一是確保主設(shè)備對(duì)從設(shè)備的直接定時(shí)控制，這需要從主到從的嚴(yán)格定時(shí)控制。這個(gè)方法的缺點(diǎn)是需要在主設(shè)備和從設(shè)備之間的系統(tǒng)時(shí)鐘對(duì)準(zhǔn)。
[0035]為了使得時(shí)序收斂要求容易，在優(yōu)選實(shí)施例中實(shí)施了不同的同步方案。對(duì)于需要隨電壓和溫度變化跟蹤輸出時(shí)鐘之間非常準(zhǔn)確的對(duì)準(zhǔn)的情況，該同步方法也利用每一從設(shè)備與主設(shè)備之間存在物理校準(zhǔn)反饋線。該同步方案需要主同步定時(shí)器14與從同步定時(shí)器22之間的適當(dāng)?shù)耐健?br>[0036]圖4中顯示了從同步定時(shí)器22的框圖。主設(shè)備I產(chǎn)生采樣脈沖，該采樣脈沖被發(fā)送到每一從設(shè)備18、19、20。每一從同步定時(shí)器22都具有用以將脈沖的上升沿定義為對(duì)準(zhǔn)點(diǎn)的邊沿檢測(cè)器27。
[0037]每一從同步定時(shí)器22都具有其自身的計(jì)數(shù)器28，只要主同步定時(shí)器14計(jì)數(shù)值被改變，就由主設(shè)備I重新編程該計(jì)數(shù)器28。為了確保適當(dāng)?shù)耐剑诟淖儚脑O(shè)備18、19、20中的同步定時(shí)器22之前先改變主同步定時(shí)器14是重要的。
[0038]在通電時(shí)，或在主同步定時(shí)器14或從同步定時(shí)器22初始計(jì)數(shù)值改變后，執(zhí)行從同步定時(shí)器22的同步。輸出時(shí)鐘在同步期間被禁用以避免相位跳變。
[0039]在檢測(cè)到來自主設(shè)備I的同步脈沖的時(shí)刻，從同步定時(shí)器22的計(jì)數(shù)器28被先前寫入的指定值或通電時(shí)的缺省值蓋寫。這個(gè)蓋寫將僅發(fā)生一次或幾次(可在初始化期間編程)，并且隨后從同步定時(shí)器22的計(jì)數(shù)器28將繼續(xù)獨(dú)立計(jì)數(shù)，而無需產(chǎn)生本地采樣脈沖所需的重新同步。來自主設(shè)備I的同步脈沖不需要滿足相對(duì)于本地從系統(tǒng)時(shí)鐘的任伺特定定時(shí)。該脈沖被假設(shè)為足夠?qū)挘沟美孟到y(tǒng)時(shí)鐘的邊沿檢測(cè)可總是被正確地執(zhí)行。
[0040]無法保證主同步定時(shí)器14和從同步定時(shí)器22的值相同，因?yàn)橥矫}沖不需要與從系統(tǒng)時(shí)鐘相關(guān)。因此，采用輸出脈沖控制的其他機(jī)制，該機(jī)制假定相位偏移，而不是絕對(duì)相位更新。在主同步脈沖與從同步脈沖(兩個(gè)不同設(shè)備中的1延遲、時(shí)鐘樹)中間存在不確定性。
[0041]通過由偏移控制機(jī)制基于主設(shè)備DCO 12內(nèi)部的虛擬定時(shí)參考向從DCO 23和時(shí)鐘分頻器25提供復(fù)位和相位調(diào)整來執(zhí)行粗略對(duì)準(zhǔn)，即輸入到輸出和輸出到輸出對(duì)準(zhǔn)。主設(shè)備可數(shù)學(xué)地預(yù)測(cè)每一從輸出時(shí)鐘必須在何處，因?yàn)閺腄CO保持與主DCO同步。
[0042]本發(fā)明的各實(shí)施例提供了一種靈活的多通道PLL，該多通道PLL包括使用新穎的同步機(jī)制控制多個(gè)從設(shè)備的頻率和相位的一個(gè)主設(shè)備，該同步機(jī)制允許對(duì)從設(shè)備的精確相位和頻率控制，而無需使用外部反饋和附加的資源，而原本需要此外部反饋和附加的資源來進(jìn)行外部反饋控制。時(shí)分多路復(fù)用可以是所用的用于通過周期性地致力于要更新的每一從設(shè)備的時(shí)隙來順序地更新各從設(shè)備的相位和頻率的概念。
[0043]簡(jiǎn)單的串行接口允許從主設(shè)備到從設(shè)備更新相位和頻率信息?？梢詫?duì)準(zhǔn)來自全部從設(shè)備的輸出時(shí)鐘中的相位，而無需使用從從設(shè)備到主設(shè)備的反饋時(shí)鐘。
[0044]由源自主設(shè)備I的主同步信號(hào)與每一從設(shè)備18、19、20內(nèi)部的本地采樣脈沖之間的延遲變化引起的輸出時(shí)鐘與輸入?yún)⒖紝?duì)準(zhǔn)中的不確定性可通過以下來最小化:在本地采樣脈沖情況下讀取每一從時(shí)鐘分頻器25的當(dāng)前狀態(tài)，并將計(jì)數(shù)器狀態(tài)通過從串行外設(shè)接口控制21傳遞到主串行外設(shè)接口控制模塊。主設(shè)備I可以使用這個(gè)信息通過控制從DCO 23或時(shí)鐘分頻器25來校正輸出時(shí)鐘的相位。
[0045]本領(lǐng)域技術(shù)人員應(yīng)意識(shí)到，本文的任何框圖都表示體現(xiàn)本發(fā)明的原理的例示性電路的概念圖。例如，可通過使用專用硬件以及能夠相關(guān)于適當(dāng)?shù)能浖?zhí)行軟件的硬件來提供處理器。在由處理器提供時(shí)，這些功能可以由單個(gè)專用處理器、單個(gè)共享處理器或其中的一些可以是共享的多個(gè)個(gè)體處理器提供。此外，對(duì)術(shù)語“處理器”的顯式使用不應(yīng)被解釋為排他性地指代能夠執(zhí)行軟件的硬件，而可以隱含地非限制性地包括數(shù)字信號(hào)處理器DSP硬件、網(wǎng)絡(luò)處理器、專用集成電路ASIC、現(xiàn)場(chǎng)可編程門陣列PFGA、用于存儲(chǔ)軟件的只讀存儲(chǔ)器R0M、隨機(jī)存取存儲(chǔ)器RAM和非易失性儲(chǔ)存。也可以包括傳統(tǒng)的和/或定制的其他硬件。本文所示的功能塊或模塊實(shí)際上可以在硬件或適合的處理器上運(yùn)行的軟件中實(shí)施。
【主權(quán)項(xiàng)】
1.一種主鎖相環(huán)設(shè)備，所述主鎖相環(huán)設(shè)備能與包括從數(shù)控振蕩器(sDCO)的一個(gè)或多個(gè)從設(shè)備相關(guān)聯(lián)地操作，所述主鎖相環(huán)設(shè)備包括: 至少一個(gè)數(shù)字PLL(DPLL)通道，每一數(shù)字PLL通道都包括主數(shù)控振蕩器(mD⑶)，所述主數(shù)控振蕩器比所述從數(shù)控振蕩器具有更高的分辨率； 主同步定時(shí)器，所述主同步定時(shí)器用于產(chǎn)生主定時(shí)脈沖，以準(zhǔn)許從所述mD⑶讀取相位和頻率彳g息； 外設(shè)接口，所述外設(shè)接口用于將所述讀取的頻率和相位信息發(fā)送到所述一個(gè)或多個(gè)從設(shè)備；以及 主同步接口，所述主同步接口用于發(fā)送所述主定時(shí)脈沖以同步所述sDCO中的副本同步定時(shí)器，所述副本同步定時(shí)器產(chǎn)生從定時(shí)脈沖，以供在更新在所述從設(shè)備處接收的所述相位和頻率信息時(shí)使用。2.如權(quán)利要求1所述的主鎖相環(huán)設(shè)備，其特征在于，所述外設(shè)接口是串行接口。3.如權(quán)利要求1或2所述的主鎖相環(huán)設(shè)備，其特征在于，進(jìn)一步包括多路復(fù)用器，所述多路復(fù)用器用于選擇多個(gè)參考時(shí)鐘中的一個(gè)，以供輸入到所述PLL通道。4.如權(quán)利要求1至3中的任一項(xiàng)所述的主鎖相環(huán)設(shè)備，其特征在于，包括多個(gè)所述DPLL通道。5.如權(quán)利要求4所述的主鎖相環(huán)設(shè)備，其特征在于，所述DPLL通道中被指定為反饋校準(zhǔn)通道的一個(gè)DPLL通道對(duì)來自所述從設(shè)備之一的反饋信號(hào)作出響應(yīng)以實(shí)現(xiàn)對(duì)包括在所述選定的從設(shè)備中的sDCO的精細(xì)調(diào)整。6.如權(quán)利要求5所述的主鎖相環(huán)設(shè)備，其特征在于，進(jìn)一步包括延遲控制模塊，所述延遲控制模塊對(duì)所述反饋信號(hào)作出響應(yīng)以更新所述主設(shè)備中的其他PLL通道的mDCO。7.如權(quán)利要求6所述的主鎖相環(huán)設(shè)備，其特征在于，進(jìn)一步包括多路復(fù)用器，所述多路復(fù)用器對(duì)供輸入到所述反饋校準(zhǔn)通道的用于選擇所述一個(gè)從設(shè)備的選擇信號(hào)作出響應(yīng)。8.如權(quán)利要求7所述的主鎖相環(huán)設(shè)備，其特征在于，所述多路復(fù)用器被配置為以時(shí)分復(fù)用方式依次選擇所述從設(shè)備。9.如權(quán)利要求7所述的主鎖相環(huán)PLL設(shè)備，其特征在于，進(jìn)一步包括通用輸入/輸出(GP1)控制器，所述通用輸入/輸出(GP1)控制器可操作以將所述選擇信號(hào)發(fā)送到所述多路復(fù)用器。10.如權(quán)利要求1至9中的任一項(xiàng)所述的主鎖相環(huán)設(shè)備，其特征在于，所述同步定時(shí)器產(chǎn)生所述脈沖，所述脈沖對(duì)于保證一個(gè)或多個(gè)所述從設(shè)備的正確采樣而言足夠?qū)挼膶挾取?1.一種從設(shè)備，所述從設(shè)備能與主鎖相環(huán)設(shè)備相關(guān)聯(lián)地操作，且在所述主設(shè)備中產(chǎn)生的系統(tǒng)時(shí)鐘上運(yùn)行，包括: 從數(shù)控振蕩器，所述從數(shù)控振蕩器受從所述主PLL設(shè)備獲得的相位和頻率信息控制；以及 副本同步定時(shí)器，所述副本同步定時(shí)器用于產(chǎn)生副本定時(shí)脈沖以準(zhǔn)許讀取從所述主PLL設(shè)備接收的相位和頻率信息，所述副本同步定時(shí)器對(duì)從所述主PLL設(shè)備接收的定時(shí)脈沖作出響應(yīng)以使得所述副本同步定時(shí)器與所述主設(shè)備中的所述同步定時(shí)器同步。12.如權(quán)利要求11所述的從設(shè)備，其特征在于，進(jìn)一步包括外設(shè)接口，所述外設(shè)接口用于從所述主鎖相環(huán)設(shè)備接收所述相位和頻率信息。13.如權(quán)利要求11所述的從設(shè)備，其特征在于，進(jìn)一步包括邊沿檢測(cè)器，所述邊沿檢測(cè)器用于檢測(cè)從所述主鎖相環(huán)設(shè)備接收的定時(shí)脈沖的邊沿，以定義用于使得所述副本同步定時(shí)器與所述主同步定時(shí)器同步的對(duì)準(zhǔn)點(diǎn)。14.一種用于控制一個(gè)或多個(gè)從設(shè)備的方法，所述從設(shè)備包括通過主鎖相環(huán)設(shè)備中的數(shù)控振蕩器的輸出控制的數(shù)控振蕩器(DCO)，所述方法包括: 由主同步定時(shí)器產(chǎn)生所述主設(shè)備中的定時(shí)脈沖； 使所述副本同步定時(shí)器與從所述主設(shè)備接收的主定時(shí)脈沖同步； 從所述數(shù)控振蕩器的所述輸出中讀取相位和頻率信息； 通過外設(shè)接口將所述相位和頻率信息傳送到所述一個(gè)或多個(gè)從設(shè)備；以及 基于由所述副本同步定時(shí)器產(chǎn)生的定時(shí)脈沖更新所述一個(gè)或多個(gè)從設(shè)備處的所述相位和頻率信息。15.如權(quán)利要求14所述的方法，其特征在于，所述同步在初始化之際或每當(dāng)所述主同步定時(shí)器中的計(jì)數(shù)值被改變時(shí)發(fā)生。16.如權(quán)利要求14所述的方法，其特征在于，所述主定時(shí)脈沖具有對(duì)于保證一個(gè)或多個(gè)所述從設(shè)備的正確采樣而言足夠?qū)挼膶挾取?7.如權(quán)利要求14至16中的任一項(xiàng)所述的方法，其特征在于，所述主鎖相環(huán)包括多個(gè)鎖相環(huán)(PLL)通道，每一鎖相環(huán)(PLL)通道都包括DC0，并且所述通道之一被指定為反饋通道，所述方法進(jìn)一步包括將反饋信號(hào)從選定的一個(gè)從設(shè)備發(fā)送到所述反饋通道，以形成精細(xì)對(duì)準(zhǔn)值以供傳送到所述選定的從設(shè)備。18.如權(quán)利要求17所述的方法，其特征在于，進(jìn)一步包括基于所述反饋信號(hào)更新所述mDCO ο19.如權(quán)利要求17所述的方法，其特征在于，基于反饋信號(hào)依次選擇所述從設(shè)備。20.—種包括如權(quán)利要求1所述的主PLL設(shè)備和如權(quán)利要求11所述的從設(shè)備的系統(tǒng)。
【文檔編號(hào)】G06F13/42GK106095706SQ201610377102
【公開日】2016年11月9日
【申請(qǐng)日】2016年4月7日
【發(fā)明人】K·米特里科, S·米利耶維奇, 王文寶, G·魯薩內(nèi)紐
【申請(qǐng)人】美高森美半導(dǎo)體無限責(zé)任公司