一種基于fpga的多dsp處理器系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種基于FPGA的多DSP處理器系統(tǒng)，包括外殼，所述外殼內(nèi)設(shè)置有DSP處理板，DSP處理板包括電源模塊、DSP模塊、時(shí)鐘模塊、FPGA模塊和CPCI橋模塊，電源模塊為其它各模塊供電，時(shí)鐘模塊為DSP模塊提供時(shí)鐘信號(hào)，DSP模塊包括8塊DSP芯片，每4塊DSP芯片為一個(gè)DSP簇，每個(gè)DSP簇內(nèi)的4塊DSP芯片采用LINK口環(huán)形連接，DSP芯片的其它LINK口及外部總線連接FPGA模塊，DSP簇之間經(jīng)FPGA模塊采用LINK口及總線進(jìn)行連接，CPCI橋模塊與FPGA模塊連接。本發(fā)明具有處理大規(guī)模數(shù)據(jù)的能力，能夠?qū)崿F(xiàn)模塊化、標(biāo)準(zhǔn)化設(shè)計(jì)，提高其通用性。
【專利說(shuō)明】
一種基于FPGA的多DSP處理器系統(tǒng)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及電子通信技術(shù)領(lǐng)域，具體的涉及一種基于FPGA的多DSP處理器系統(tǒng)。
【背景技術(shù)】
[0002]現(xiàn)在的主流數(shù)字設(shè)計(jì)基本上都離不開DSP芯片的應(yīng)用。2000年初，隨著雷達(dá)、無(wú)線通訊等技術(shù)發(fā)展，大帶寬高分辨力、多種信號(hào)處理方式和大容量數(shù)據(jù)的互相交互傳輸，使得對(duì)信號(hào)實(shí)時(shí)信號(hào)處理和傳輸?shù)囊蟠蟠筇岣?。隨著大規(guī)模集成電路技術(shù)的發(fā)展，作為數(shù)字信號(hào)處理的核心數(shù)字信號(hào)處理器(DSP)得到了快速的發(fā)展和應(yīng)用。
[0003]目前的DSP處理器大多只能在某一時(shí)刻接收或者發(fā)送，這樣使總線傳輸帶寬大大折扣(至少縮小一倍)。有些DSP處理器為了解決這一個(gè)問(wèn)題增加了一些輔助通道，比如McBSP,HPI等。但是這些接口速率都非常低，最高也就幾十MB的速率等級(jí)。這些顯然不能滿足現(xiàn)代信號(hào)處理的需求，而且現(xiàn)有的DSP處理器的標(biāo)準(zhǔn)化程度低，通用性能差，不便于市場(chǎng)推廣。

【發(fā)明內(nèi)容】

[0004]針對(duì)上述現(xiàn)有技術(shù)存在的問(wèn)題，本發(fā)明在現(xiàn)有技術(shù)基礎(chǔ)之上作進(jìn)一步改進(jìn)，本發(fā)明涉及一種基于FPGA的多DSP處理器系統(tǒng)，本發(fā)明充分考慮設(shè)備安裝、電氣接口的標(biāo)準(zhǔn)化，采用模塊化、工程化思想及先進(jìn)型原則，減少非標(biāo)準(zhǔn)件使用數(shù)量，通用性好，便于推廣，而且由FPGA控制多個(gè)DSP芯片，數(shù)據(jù)處理能力強(qiáng)，操作簡(jiǎn)單便捷。
[0005]本發(fā)明通過(guò)以下技術(shù)方案實(shí)現(xiàn)上述發(fā)明目的。
[0006]一種基于FPGA的多DSP處理器系統(tǒng)，包括外殼，所述外殼內(nèi)設(shè)置有DSP處理板，所述DSP處理板包括電源模塊、DSP模塊、時(shí)鐘模塊、FPGA模塊和CPCI橋模塊，所述電源模塊為其它各模塊供電，所述時(shí)鐘模塊為DSP模塊提供時(shí)鐘信號(hào)，所述DSP模塊包括8塊DSP芯片，每4塊DSP芯片為一個(gè)DSP簇，每個(gè)所述DSP簇內(nèi)的4塊DSP芯片采用LINK 口環(huán)形連接，DSP芯片的其它LINK 口及外部總線連接FPGA模塊，所述DSP簇之間經(jīng)FPGA模塊采用LINK 口及總線進(jìn)行連接，所述CPCI橋模塊與FPGA模塊連接。
[0007]本發(fā)明主要由8塊DSP芯片和大容量的FPGA芯片構(gòu)成，具有處理大規(guī)模數(shù)據(jù)的能力，通過(guò)CPCI橋模塊進(jìn)行控制，并將處理后的數(shù)據(jù)通過(guò)高速連接器送出。其中FPGA模塊對(duì)板內(nèi)DSP進(jìn)行復(fù)位、控制、兩簇DSP之間的通信以及板內(nèi)與板間的數(shù)據(jù)轉(zhuǎn)換，并通過(guò)CPCI橋模塊實(shí)現(xiàn)板間的控制?；谏鲜鲈O(shè)計(jì)思路，本發(fā)明能夠?qū)崿F(xiàn)模塊化、標(biāo)準(zhǔn)化設(shè)計(jì)，提高其通用性。
[0008]進(jìn)一步的，每個(gè)所述DSP簇中，其中一個(gè)DSP芯片的32bit數(shù)據(jù)線、部分地址線、控制線、中斷線與FPGA模塊連接。
[0009]進(jìn)一步的，所述DSP芯片為ADSP-TS201芯片(ADSP-TS201SYBP-050)，JTAG信號(hào)經(jīng)插座引出至前面板，通過(guò)專用轉(zhuǎn)接板進(jìn)行在線調(diào)試和程序固化。所述DSP簇采用分布式組陣，啟動(dòng)方式為Flash/1 ink，所述DSP芯片的JTAG接口通過(guò)菊花鏈方式進(jìn)行連接，每塊所述DSP芯片外掛有128MB/32bit的SDRAM芯片和8MbFLASH芯片。菊花鏈方式可以利用有限的信號(hào)傳輸線連接多臺(tái)設(shè)備，不存在總線競(jìng)爭(zhēng)和阻塞等問(wèn)題。
[0010]進(jìn)一步的，每個(gè)所述DSP芯片外掛有兩塊SDRAM芯片和一塊8MbFLASH芯片，即可滿足用戶使用要求，所述SDRAM芯片為MT48LC32M16A2TG-75IT，所述FLASH芯片為S29GL032N90TF103。
[0011]進(jìn)一步的，所述FPGA模塊包括LX155芯片，所述LX155芯片的JTAG信號(hào)經(jīng)插座引出至前面板，方便在線調(diào)試和邏輯燒寫，LX155芯片采用配置芯片的方式啟動(dòng)，F(xiàn)PGA模塊啟動(dòng)后需要對(duì)DSP模塊進(jìn)行復(fù)位。
[0012]進(jìn)一步的，所述時(shí)鐘模塊包括一塊AD9522芯片，所述DSP芯片和SDRAM芯片均由時(shí)鐘模塊單獨(dú)提供時(shí)鐘，所需時(shí)鐘較多，而AD9522可提供12路差分時(shí)鐘或者24路單端時(shí)鐘，可通過(guò)配置輸出不同的時(shí)鐘頻率，因此選用AD9522芯片為整版提供時(shí)鐘。
[0013]進(jìn)一步的，所述時(shí)鐘模塊提供給每個(gè)DSP芯片的時(shí)鐘均為500MHz。
[0014]進(jìn)一步的，所述CPCI橋模塊包括一塊XC5VLX50-1FFG676I芯片。由于整機(jī)要求采用CPCI 66M/64位總線進(jìn)行板間的控制操作，所需FPGA管腳較多，F(xiàn)PGA模塊中的1引腳基本用完，因此需要選用一個(gè)FPGA芯片作為CPCI橋模塊，該FPGA芯片只需具有CPCI轉(zhuǎn)接即可，因此可選用小封裝的Xilinx公司的XC5VLX50-1FFG676I。
[0015]過(guò)一步的，所述DSP處理板的前面板上設(shè)置有DSP模塊和FPGA模塊工作狀態(tài)指示燈，以便于維護(hù)檢修。
[0016]過(guò)一步的，所述外殼尺寸為6U(233mmX 160mmX 1.6mm( ±0.2mm))，本發(fā)明體積小、重量輕，便于計(jì)算機(jī)內(nèi)插接。
[0017]本發(fā)明與現(xiàn)有技術(shù)相比，至少具有以下益效果:
(I)本發(fā)明主要由8塊DSP芯片和大容量的FPGA芯片構(gòu)成，具有處理大規(guī)模數(shù)據(jù)的能力，通過(guò)CPCI橋模塊進(jìn)行控制，并將處理后的數(shù)據(jù)通過(guò)高速連接器送出。其中FPGA模塊對(duì)板內(nèi)DSP進(jìn)行復(fù)位、控制、兩簇DSP之間的通信以及板內(nèi)與板間的數(shù)據(jù)轉(zhuǎn)換，并通過(guò)CPCI橋模塊實(shí)現(xiàn)板間的控制。
[0018](2)本發(fā)明基于上述設(shè)計(jì)思路，能夠?qū)崿F(xiàn)模塊化、標(biāo)準(zhǔn)化設(shè)計(jì)，提高其通用性，而且操作簡(jiǎn)單，方便快捷。
[0019](3)本發(fā)明中多個(gè)DSP芯片設(shè)計(jì)為分布式組陣，JTAG接口通過(guò)菊花鏈方式進(jìn)行連接，可以利用有限的信號(hào)傳輸線連接多臺(tái)設(shè)備，不存在總線競(jìng)爭(zhēng)和阻塞等問(wèn)題，更加增強(qiáng)其數(shù)據(jù)處理能力。
【附圖說(shuō)明】
[0020]此處所說(shuō)明的附圖用來(lái)提供對(duì)本發(fā)明實(shí)施例的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本發(fā)明實(shí)施例的限定。在附圖中:
圖1為本發(fā)明的原理框圖；
圖2為本發(fā)明中DSP處理板連接關(guān)系圖；
圖3為本發(fā)明中DSP簇原理框圖；
圖4為本發(fā)明中FPGA模塊原理框圖；
圖5為本發(fā)明中時(shí)鐘模塊原理框圖；
圖6為本發(fā)明中CPCI橋模塊原理框圖；圖7為本發(fā)明的外形結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0021]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施例和附圖，對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明，本發(fā)明的示意性實(shí)施方式及其說(shuō)明僅用于解釋本發(fā)明，并不作為對(duì)本發(fā)明的限定。
[0022]實(shí)施例1:
如圖1、圖2和圖3所示，一種基于FPGA的多DSP處理器系統(tǒng)，包括外殼，外殼內(nèi)設(shè)置有DSP處理板，DSP處理板包括電源模塊、DSP模塊、時(shí)鐘模塊、FPGA模塊和CPCI橋模塊，電源模塊為其它各模塊供電，時(shí)鐘模塊為DSP模塊提供時(shí)鐘信號(hào)，DSP模塊包括8塊DSP芯片，每4塊DSP芯片為一個(gè)DSP簇，每個(gè)DSP簇內(nèi)的4塊DSP芯片采用LINK 口環(huán)形連接，DSP芯片的其它LINK口及外部總線連接FPGA模塊，DSP簇之間經(jīng)FPGA模塊采用LINK口及總線進(jìn)行連接，CPCI橋模塊與FPGA模塊連接。
[0023]本發(fā)明主要由8塊DSP芯片和大容量的FPGA芯片構(gòu)成，具有處理大規(guī)模數(shù)據(jù)的能力，通過(guò)CPCI橋模塊進(jìn)行控制，并將處理后的數(shù)據(jù)通過(guò)高速連接器送出。其中FPGA模塊對(duì)板內(nèi)DSP進(jìn)行復(fù)位、控制、兩簇DSP之間的通信以及板內(nèi)與板間的數(shù)據(jù)轉(zhuǎn)換，并通過(guò)CPCI橋模塊實(shí)現(xiàn)板間的控制?；谏鲜鲈O(shè)計(jì)思路，本發(fā)明能夠?qū)崿F(xiàn)模塊化、標(biāo)準(zhǔn)化設(shè)計(jì)，提高其通用性。
[0024]實(shí)施例2:
本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1、圖2和圖3所示，在本實(shí)施例中，DSP芯片為ADSP-TS201芯片(ADSP-TS201SYBP-050)，JTAG信號(hào)經(jīng)插座引出至前面板，通過(guò)專用轉(zhuǎn)接板進(jìn)行在線調(diào)試和程序固化。DSP簇采用分布式組陣，啟動(dòng)方式為Flash/link，每個(gè)所述DSP簇中，其中一個(gè)DSP芯片的32bit數(shù)據(jù)線、部分地址線、控制線、中斷線與FPGA模塊連接。DSP芯片的JTAG接口通過(guò)菊花鏈方式進(jìn)行連接，每塊DSP芯片外掛有128MB/32bit的SDRAM芯片和8MbFLASH芯片。菊花鏈方式可以利用有限的信號(hào)傳輸線連接多臺(tái)設(shè)備，不存在總線競(jìng)爭(zhēng)和阻塞等問(wèn)題。
[0025]實(shí)施例3:
本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1、圖2和圖3所示，在本實(shí)施例中，每個(gè)DSP芯片外掛有兩塊SDRAM芯片和一塊8MbFLASH芯片，即可滿足用戶使用要求，SDRAM芯片為MT48LC32M16A2TG-75IT，F(xiàn)LASH芯片為S29GL032N90TF103。
[0026]實(shí)施例4:
本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1至圖4所示，在本實(shí)施例中，F(xiàn)PGA模塊選用Xilinx公司的LX155芯片，LX155芯片的JTAG信號(hào)經(jīng)插座引出至前面板，方便在線調(diào)試和邏輯燒寫，LX155芯片采用配置芯片的方式啟動(dòng)，F(xiàn)PGA模塊啟動(dòng)后需要對(duì)DSP模塊進(jìn)行復(fù)位。
[0027]實(shí)施例5:
本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1、圖2和圖5所示，在本實(shí)施例中，時(shí)鐘模塊包括一塊AD9522芯片，DSP芯片和SDRAM芯片均由時(shí)鐘模塊單獨(dú)提供時(shí)鐘，所需時(shí)鐘較多，而AD9522可提供12路差分時(shí)鐘或者24路單端時(shí)鐘，可通過(guò)配置輸出不同的時(shí)鐘頻率，因此選用AD9522芯片為整版提供時(shí)鐘，時(shí)鐘模塊提供給每個(gè)DSP芯片的時(shí)鐘均為500MHz ο
[0028]實(shí)施例6:
本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1、圖2和圖6所示，在本實(shí)施例中，CPCI橋模塊包括一塊Xilinx公司的XC5VLX50-1FFG676I芯片。由于整機(jī)要求采用CPCI66M/64位總線進(jìn)行板間的控制操作，所需FPGA管腳較多，F(xiàn)PGA模塊中的1引腳基本用完，因此需要選用一個(gè)FPGA芯片作為CPCI橋模塊，該FPGA芯片只需具有CPCI轉(zhuǎn)接即可，因此可選用小封裝的Xilinx公司的XC5VLX50-1FFG676I。
[0029]實(shí)施例7:
本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖2所示，在本實(shí)施例中，DSP處理板的前面板上設(shè)置有DSP模塊和FPGA模塊工作狀態(tài)指示燈，以便于維護(hù)檢修。
[0030]實(shí)施例8:
本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖7所示，在本實(shí)施例中外殼尺寸為6U(233mmX160mmX1.6mm(±0.2mm))，其表面不應(yīng)有凹痕、劃傷、裂縫、變形等現(xiàn)象;表面鍍涂層不應(yīng)起泡、龜裂和脫落;金屬零件不應(yīng)有銹蝕和機(jī)械損傷。說(shuō)明功能的文字符號(hào)和標(biāo)志應(yīng)清晰、完整和整齊。本發(fā)明體積小、重量輕，便于計(jì)算機(jī)內(nèi)插接。
[0031]如上所述，可較好的實(shí)施本發(fā)明。
【主權(quán)項(xiàng)】
1.一種基于FPGA的多DSP處理器系統(tǒng)，其特征在于:包括外殼，所述外殼內(nèi)設(shè)置有DSP處理板，所述DSP處理板包括電源模塊、DSP模塊、時(shí)鐘模塊、FPGA模塊和CPCI橋模塊，所述電源模塊為其它各模塊供電，所述時(shí)鐘模塊為DSP模塊提供時(shí)鐘信號(hào)，所述DSP模塊包括8塊DSP芯片，每4塊DSP芯片為一個(gè)DSP簇，每個(gè)所述DSP簇內(nèi)的4塊DSP芯片采用LINK 口環(huán)形連接，DSP芯片的其它LINK 口及外部總線連接FPGA模塊，所述DSP簇之間經(jīng)FPGA模塊采用LINK 口及總線進(jìn)行連接，所述CPCI橋模塊與FPGA模塊連接。2.根據(jù)權(quán)利要求1所述的基于FPGA的多DSP處理器系統(tǒng)，其特征在于:每個(gè)所述DSP簇中，其中一個(gè)DSP芯片的32bit數(shù)據(jù)線、部分地址線、控制線、中斷線與FPGA模塊連接。3.根據(jù)權(quán)利要求1所述的基于FPGA的多DSP處理器系統(tǒng)，其特征在于:所述DSP芯片為ADSP-TS201芯片，所述DSP簇采用分布式組陣，所述DSP芯片的JTAG接口通過(guò)菊花鏈方式進(jìn)行連接，每塊所述DSP芯片外掛有128MB/32bit的SDRAM芯片和8MbFLASH芯片。4.根據(jù)權(quán)利要求3所述的基于FPGA的多DSP處理器系統(tǒng)，其特征在于:每個(gè)所述DSP芯片外掛有兩塊SDRAM芯片和一塊8MbFLASH芯片，所述SDRAM芯片為MT48LC32M16A2TG-75IT，所述 FLASH 芯片為 S29GL032N90TF103。5.根據(jù)權(quán)利要求1所述的基于FPGA的多DSP處理器系統(tǒng)，其特征在于:所述FPGA模塊包括LX155芯片，所述LX155芯片的JTAG信號(hào)經(jīng)插座引出至前面板，LX155芯片采用配置芯片的方式啟動(dòng)。6.根據(jù)權(quán)利要求3所述的基于FPGA的多DSP處理器系統(tǒng)，其特征在于:所述時(shí)鐘模塊包括一 ±夬々09522芯片，所述DSP芯片和SDRAM芯片均由時(shí)鐘模塊單獨(dú)提供時(shí)鐘。7.根據(jù)權(quán)利要求6所述的基于FPGA的多DSP處理器系統(tǒng)，其特征在于:所述時(shí)鐘模塊提供給每個(gè)DSP芯片的時(shí)鐘均為500MHz。8.根據(jù)權(quán)利要求1所述的基于FPGA的多DSP處理器系統(tǒng)，其特征在于:所述CPCI橋模塊包括一塊 XC5VLX50-1FFG676I 芯片。9.根據(jù)權(quán)利要求1所述的基于FPGA的多DSP處理器系統(tǒng)，其特征在于:所述DSP處理板的前面板上設(shè)置有DSP模塊和FPGA模塊工作狀態(tài)指示燈。10.根據(jù)權(quán)利要求1所述的基于FPGA的多DSP處理器系統(tǒng)，其特征在于:所述外殼尺寸為6U(233mmX 1 60mm X 1.6mm( ±0.2mm))o
【文檔編號(hào)】G06F15/173GK106066844SQ201610606195
【公開日】2016年11月2日
【申請(qǐng)日】2016年7月29日
【發(fā)明人】肖紅, 何鳳義, 賴?yán)と? 江偉
【申請(qǐng)人】四川賽狄信息技術(shù)有限公司