一種eeprom控制器的信號(hào)生成電路及控制方法
【專利摘要】本發(fā)明公開了一種EEPROM控制器的信號(hào)生成電路及控制方法，其中，該信號(hào)生成電路包括：鎖存器、與門電路、計(jì)數(shù)器和比較器；鎖存器的輸入端用于輸入控制信號(hào)，鎖存器的使能端與系統(tǒng)時(shí)鐘相連；鎖存器的輸出端與門電路的第一輸入端相連，與門電路的第二輸入端與系統(tǒng)時(shí)鐘相連；與門電路的輸出端輸出時(shí)鐘采樣信號(hào)；比較器的第一輸入端用于輸入第一計(jì)數(shù)值，第二輸入端與計(jì)數(shù)器相連；比較器的輸出端輸出slave總線輸出響應(yīng)信號(hào)；計(jì)數(shù)器用于周期性從零計(jì)至第一計(jì)數(shù)值。該信號(hào)生成電路采用同步設(shè)計(jì)實(shí)現(xiàn)，直接通過系統(tǒng)時(shí)鐘sys_clk門控電路得到時(shí)鐘采樣信號(hào)，節(jié)省了分頻邏輯電路，同時(shí)可縮短讀寫所需要開銷周期，提升EEPROM數(shù)據(jù)讀寫速度。
【專利說明】
一種EEPROM控制器的信號(hào)生成電路及控制方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及芯片設(shè)計(jì)技術(shù)領(lǐng)域，特別涉及一種EEPROM控制器的信號(hào)生成電路及控 制方法。
【背景技術(shù)】
[0002] 高級(jí)高性能總線AHB(Advanced High Performance Bus)，不僅是一種總線，更是 一種帶有接口模塊的互連體系，主要用于高性能模塊(如CPU、DMA和DSP等)之間的連接。AHB 系統(tǒng)由主模塊、從模塊和基礎(chǔ)結(jié)構(gòu)（Inf rastructure)三部分組成，整個(gè)AHB總線上的傳輸都 由主模塊發(fā)出，由從模塊負(fù)責(zé)回應(yīng)。
[0003] EEPROM(Electrically Erasable Programmable Read-Only Memory)是一種掉電 后數(shù)據(jù)不丟失的帶電可擦可編程只讀存儲(chǔ)器。在現(xiàn)有的技術(shù)中，片上芯片系統(tǒng)(S0C)設(shè)計(jì)中 集成的EEPROM往往由工藝廠商制定，其讀寫控制器時(shí)序一般為異步實(shí)現(xiàn)，通過時(shí)鐘采樣信 號(hào)AE(Rise Edge Active，上升沿有效)去采樣讀寫數(shù)據(jù)、地址信號(hào)等，且AE與相關(guān)被采樣信 號(hào)之間有嚴(yán)格的setup時(shí)間（建立時(shí)間）和hold時(shí)間(保持時(shí)間）要求。
[0004] 以某公司的11 Onm EEPROM器件(HJ110EEP)為例，其EEP的讀時(shí)序要求如圖1所示， 讀時(shí)序參數(shù)如表1所示?？梢钥闯?，對(duì)一次讀操作，在AE上升沿之后，最晚在80ns的時(shí)間 (tACC，讀模式下AE采樣地址后至數(shù)據(jù)輸出的時(shí)間）內(nèi)保證數(shù)據(jù)有效返回；在兩次讀操作之 間，必須保持至少80ns的時(shí)間（tAAD)，對(duì)于不同工藝廠家，其參數(shù)數(shù)值要求也不一樣。
[0005] 表1 HJ110EEP讀時(shí)序參數(shù)
[0008] 同樣以上述的110nm EEPROM器件(HJ110EEP)為例，其EEP的寫時(shí)序要求如圖2所 示，寫時(shí)序參數(shù)如表2所示?？梢钥闯?，在兩次寫操作之間，必須保持至少100ns的時(shí)間 (tAADW，寫模式下兩次AE采樣間隔時(shí)間），對(duì)于不同工藝廠家，其參數(shù)數(shù)值要求也不一樣(此 時(shí)沒有tACC的要求）。
[0009] 表2 HJ110EEP寫時(shí)序參數(shù)
[0011] 傳統(tǒng)EEPR0M控制器讀時(shí)序如圖3所示，EEPR0M器件的AE時(shí)鐘采樣信號(hào)及AHB總線的 輸出響應(yīng)信號(hào)hready_out信號(hào)在芯片設(shè)計(jì)中往往是在sys_clk系統(tǒng)時(shí)鐘域下通過多級(jí)寄存 器延時(shí)鎖存產(chǎn)生(傳統(tǒng)EEPR0M控制器AE及hready_out信號(hào)生成電路如圖4所示），被采樣信 號(hào)CE，ADDR等也需要被寄存器延時(shí)鎖存。這種設(shè)計(jì)雖然能滿足時(shí)序要求，但讀寫時(shí)序相對(duì)較 慢，同時(shí)增加了額外的寄存器電路，尤其是ADDR多位寬數(shù)據(jù)需要多位寄存器鎖存，所帶來的 芯片面積開銷較大。再次，這種電路往往只能針對(duì)系統(tǒng)時(shí)鐘頻率固定的情況去實(shí)現(xiàn)，對(duì)于系 統(tǒng)時(shí)鐘sys_c 1 k頻率可變的情況則會(huì)失效，不具有靈活性。
[0012] 公開于該【背景技術(shù)】部分的信息僅僅旨在增加對(duì)本發(fā)明的總體背景的理解，而不應(yīng) 當(dāng)被視為承認(rèn)或以任何形式暗示該信息構(gòu)成已為本領(lǐng)域一般技術(shù)人員所公知的現(xiàn)有技術(shù)。

【發(fā)明內(nèi)容】

[0013]本發(fā)明的目的在于提供一種EEPR0M控制器的信號(hào)生成電路及控制方法，從而克服 現(xiàn)有EEPR0M控制器讀寫操作時(shí)序較慢且芯片面積開銷較大的缺陷。
[0014]本發(fā)明實(shí)施例提供的一種EEPR0M控制器的信號(hào)生成電路，包括：鎖存器、與門電 路、計(jì)數(shù)器和比較器；
[0015] 鎖存器的輸入端用于輸入控制信號(hào)，鎖存器的使能端與系統(tǒng)時(shí)鐘相連;控制信號(hào) 為控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和總線輸出準(zhǔn)備信號(hào)進(jìn)行與邏輯運(yùn)算后 輸出的信號(hào)；
[0016] 鎖存器的輸出端與與門電路的第一輸入端相連，與門電路的第二輸入端與系統(tǒng)時(shí) 鐘相連;與門電路的輸出端輸出時(shí)鐘采樣信號(hào)。
[0017] 在一種可能的實(shí)現(xiàn)方式中，還包括:計(jì)數(shù)器和比較器；
[0018] 比較器的第一輸入端用于輸入第一計(jì)數(shù)值，第二輸入端與計(jì)數(shù)器相連；比較器的 輸出端輸出總線輸出響應(yīng)信號(hào);第一計(jì)數(shù)值為根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間的最大值確 定的計(jì)數(shù)值，第一時(shí)間為時(shí)鐘采樣信號(hào)從采樣地址至輸出數(shù)據(jù)的時(shí)間；
[0019] 計(jì)數(shù)器用于周期性從零計(jì)至第一計(jì)數(shù)值。
[0020] 在一種可能的實(shí)現(xiàn)方式中，鎖存器的使能端低電平有效。
[0021] 基于同樣的發(fā)明構(gòu)思，本發(fā)明實(shí)施例還提供一種基于上述信號(hào)生成電路的控制方 法，包括：
[0022] 根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間的最大值確定總線輸出響應(yīng)信號(hào)，第一時(shí)間為時(shí) 鐘采樣信號(hào)從采樣地址至輸出數(shù)據(jù)的時(shí)間；
[0023] 對(duì)控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和總線輸出響應(yīng)信號(hào)進(jìn)行與邏 輯運(yùn)算，確定時(shí)鐘采樣信號(hào)；
[0024] 根據(jù)時(shí)鐘采樣信號(hào)和/或總線輸出響應(yīng)信號(hào)對(duì)控制器存儲(chǔ)的數(shù)據(jù)進(jìn)行訪問。
[0025] 在一種可能的實(shí)現(xiàn)方式中，根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間的最大值確定總線輸 出響應(yīng)信號(hào)，包括：
[0026] 根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間的最大值確定第一計(jì)數(shù)值；
[0027]以系統(tǒng)時(shí)鐘周期為周期，周期性從零計(jì)數(shù)值第一計(jì)數(shù)值；
[0028] 在計(jì)數(shù)至第一計(jì)數(shù)值后，對(duì)計(jì)數(shù)清零，并輸出總線輸出響應(yīng)信號(hào)。
[0029] 在一種可能的實(shí)現(xiàn)方式中，第一計(jì)數(shù)值與系統(tǒng)時(shí)鐘和第一時(shí)間的最大值之間的關(guān) 系為：
[0030] TX(Dl+l)>Max(tACC)；
[0031] 其中，T為系統(tǒng)時(shí)鐘的周期;D1為第一計(jì)數(shù)值，且選取滿足上式的最小整數(shù)的D1作 為第一計(jì)數(shù)值;tACC為第一時(shí)間，Max(tACC)為第一時(shí)間的最大值。
[0032]在一種可能的實(shí)現(xiàn)方式中，還包括：
[0033]為寄存器和存儲(chǔ)器分別設(shè)置獨(dú)立的總線接口，在高壓編程期間，存儲(chǔ)器的總線輸 出響應(yīng)信號(hào)為釋放狀態(tài)。
[0034]基于同樣的發(fā)明構(gòu)思，本發(fā)明實(shí)施例還提供另一種EEPR0M控制器的信號(hào)生成電 路，包括:延遲觸發(fā)器、鎖存器和與門電路；
[0035] 延遲觸發(fā)器的輸入端用于輸入控制信號(hào)，延遲觸發(fā)器的使能端與系統(tǒng)時(shí)鐘相連； 控制信號(hào)為控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和總線輸出響應(yīng)信號(hào)進(jìn)行與邏 輯運(yùn)算后輸出的信號(hào)；
[0036] 延遲觸發(fā)器的輸出端與鎖存器的輸入端相連，鎖存器的使能端與系統(tǒng)時(shí)鐘相連；
[0037] 鎖存器的輸出端與與門電路的第一輸入端相連，與門電路的第二輸入端與系統(tǒng)時(shí) 鐘相連;與門電路的輸出端輸出時(shí)鐘采樣信號(hào)。
[0038] 在一種可能的實(shí)現(xiàn)方式中，還包括:計(jì)數(shù)器和比較器；
[0039]比較器的第一輸入端用于輸入第二計(jì)數(shù)值，第二輸入端與計(jì)數(shù)器相連；比較器的 輸出端輸出總線輸出響應(yīng)信號(hào);第二計(jì)數(shù)值為根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的最小值確 定的計(jì)數(shù)值，第二時(shí)間為時(shí)鐘采樣信號(hào)的采樣間隔時(shí)間；
[0040] 計(jì)數(shù)器用于周期性從零計(jì)至第二計(jì)數(shù)值。
[0041] 在一種可能的實(shí)現(xiàn)方式中，鎖存器的使能端低電平有效。
[0042] 基于同樣的發(fā)明構(gòu)思，本發(fā)明實(shí)施例還提供一種基于上述信號(hào)生成電路的控制方 法，包括：
[0043] 根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的最小值確定總線輸出響應(yīng)信號(hào)，第二時(shí)間為時(shí) 鐘采樣信號(hào)的采樣間隔時(shí)間；
[0044] 對(duì)控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和總線輸出響應(yīng)信號(hào)進(jìn)行與邏 輯運(yùn)算，確定時(shí)鐘采樣信號(hào)；
[0045] 根據(jù)時(shí)鐘采樣信號(hào)和/或總線輸出響應(yīng)信號(hào)對(duì)控制器存儲(chǔ)的數(shù)據(jù)進(jìn)行訪問。
[0046] 在一種可能的實(shí)現(xiàn)方式中，根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的最小值確定總線輸 出響應(yīng)信號(hào)，包括：
[0047] 根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的最小值確定第二計(jì)數(shù)值；
[0048]以系統(tǒng)時(shí)鐘周期為周期，周期性從零計(jì)數(shù)值第二計(jì)數(shù)值；
[0049] 在計(jì)數(shù)至第二計(jì)數(shù)值后，對(duì)計(jì)數(shù)清零，并輸出總線輸出響應(yīng)信號(hào)。
[0050] 在一種可能的實(shí)現(xiàn)方式中，第二計(jì)數(shù)值與系統(tǒng)時(shí)鐘和第二時(shí)間的最小值之間的關(guān) 系為：
[0051] TX(D2+l)>Min(tAADff)；
[0052]其中，T為系統(tǒng)時(shí)鐘的周期;D2為第二計(jì)數(shù)值，且選取滿足上式的最小整數(shù)的D2作 為第二計(jì)數(shù)值;tAADW為第二時(shí)間，Min(tAADW)為第二時(shí)間的最小值。
[0053] 本發(fā)明實(shí)施例提供的信號(hào)生成電路和控制方法，該信號(hào)生成電路采用同步設(shè)計(jì)實(shí) 現(xiàn)，時(shí)鐘采樣信號(hào)AE不是由syS_clk系統(tǒng)時(shí)鐘域下延時(shí)鎖存輸出，而是直接通過系統(tǒng)時(shí)鐘 Sys_clk門控電路得到，從而可以在后端流程中保證setUp、h〇ld時(shí)序要求。同時(shí)，該信號(hào)生 成電路也節(jié)省了CE，ADDR等寄存器鎖存電路，且在同樣讀取時(shí)序要求的條件下，AHB總線讀 取3個(gè)數(shù)據(jù)，圖3須在j時(shí)刻完成(參見圖3中D0UT)，而圖6在g時(shí)刻即完成，縮短了3個(gè)周期，SP 每讀取一個(gè)數(shù)據(jù)所需時(shí)鐘周期數(shù)縮短一個(gè)，在大量數(shù)據(jù)讀取中可以明顯提升讀取速度。因 此該信號(hào)生成電路節(jié)省了分頻邏輯電路，且在同樣讀寫時(shí)序要求的條件下，可縮短讀寫所 需要開銷周期，提升EEPR0M數(shù)據(jù)讀寫速度。
[0054] 本發(fā)明的其它特征和優(yōu)點(diǎn)將在隨后的說明書中闡述，并且，部分地從說明書中變 得顯而易見，或者通過實(shí)施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點(diǎn)可通過在所寫的說明 書、權(quán)利要求書、以及附圖中所特別指出的結(jié)構(gòu)來實(shí)現(xiàn)和獲得。
【附圖說明】
[0055] 附圖用來提供對(duì)本發(fā)明的進(jìn)一步理解，并且構(gòu)成說明書的一部分，與本發(fā)明的實(shí) 施例一起用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的限制。在附圖中：
[0056]圖1為現(xiàn)有技術(shù)中HJ110EEP讀時(shí)序示意圖；
[0057] 圖2為現(xiàn)有技術(shù)中HJ110EEP寫時(shí)序示意圖；
[0058]圖3為現(xiàn)有技術(shù)中傳統(tǒng)EEPR0M控制器讀模式時(shí)序圖；
[0059]圖4為現(xiàn)有技術(shù)中EEPR0M控制器信號(hào)生成電路圖；
[0060] 圖5為本發(fā)明實(shí)施例中一種信號(hào)生成電路的第一部分結(jié)構(gòu)圖；
[0061] 圖6為本發(fā)明實(shí)施例中一種信號(hào)生成電路的第二部分結(jié)構(gòu)圖；
[0062]圖7為本發(fā)明實(shí)施例中時(shí)鐘周期為60ns時(shí)的讀時(shí)序圖；
[0063]圖8為本發(fā)明實(shí)施例中一種控制方法的流程圖；
[0064]圖9為本發(fā)明實(shí)施例中時(shí)鐘周期為30ns時(shí)的讀時(shí)序圖；
[0065]圖10為本發(fā)明實(shí)施例中時(shí)鐘周期為120ns時(shí)的讀時(shí)序圖；
[0066]圖11為本發(fā)明實(shí)施例中EEPR0M控制器的結(jié)構(gòu)示意圖；
[0067]圖12為本發(fā)明實(shí)施例中EEPR0M控制器寫讀時(shí)序圖；
[0068] 圖13為本發(fā)明實(shí)施例中另一種信號(hào)生成電路的第一部分結(jié)構(gòu)圖；
[0069] 圖14為本發(fā)明實(shí)施例中另一種信號(hào)生成電路的第二部分結(jié)構(gòu)圖；
[0070] 圖15為本發(fā)明實(shí)施例中時(shí)鐘周期為120ns時(shí)的寫時(shí)序圖；
[0071] 圖16為本發(fā)明實(shí)施例中另一種控制方法的流程圖；
[0072]圖17為本發(fā)明實(shí)施例中時(shí)鐘周期為30ns時(shí)的寫時(shí)序圖。
【具體實(shí)施方式】
[0073] 下面結(jié)合附圖，對(duì)本發(fā)明的【具體實(shí)施方式】進(jìn)行詳細(xì)描述，但應(yīng)當(dāng)理解本發(fā)明的保 護(hù)范圍并不受【具體實(shí)施方式】的限制。
[0074] 為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例 中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是 本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員 在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。除非 另有其它明確表示，否則在整個(gè)說明書和權(quán)利要求書中，術(shù)語"包括"或其變換如"包含"或 "包括有"等等將被理解為包括所陳述的元件或組成部分，而并未排除其它元件或其它組成 部分。
[0075]根據(jù)本發(fā)明實(shí)施例，提供了一種EEPR0M控制器的信號(hào)生成電路，該電路優(yōu)先適合 讀時(shí)序，圖5為該控制電路的第一部分結(jié)構(gòu)圖，圖6為第二部分結(jié)構(gòu)圖，具體包括：鎖存器 Lat ch、與門電路AG、計(jì)數(shù)器C0N和比較器COM。
[0076] 其中，鎖存器Latch的輸入端D用于輸入控制信號(hào)，鎖存器Latch的使能端CK與系統(tǒng) 時(shí)鐘syS_clk相連；控制信號(hào)為控制器選中狀態(tài)信號(hào)Hsel_d、控制器傳輸有效狀態(tài)信號(hào) trans[l]和總線輸出準(zhǔn)備信號(hào)hready_in進(jìn)行與邏輯運(yùn)算后輸出的信號(hào)；即如圖5所示，控 制信號(hào)為Hsel_d&trans[l]&hready_in。其中，AMBA(Advanced Microcontroller Bus Architecture，高級(jí)微控制器總線架構(gòu)）系統(tǒng)總線上一般會(huì)連接一至多個(gè)slave (slave表示 "從"的意思，slave總線意為slave端與系統(tǒng)總線相連的接口部分），總線輸出準(zhǔn)備信號(hào) hready_in為系統(tǒng)總線傳輸至slave端總線接口的信號(hào)，同時(shí)每個(gè)slave向系統(tǒng)總線發(fā)送 slave總線輸出響應(yīng)信號(hào)hready_out，而總線輸出準(zhǔn)備信號(hào)hready_in為所有slave總線輸 出響應(yīng)信號(hào)hready_ 〇Ut進(jìn)行與邏輯運(yùn)算后的信號(hào)，即當(dāng)所有的slave總線輸出響應(yīng)信號(hào) hready_out為高電平時(shí)，總線輸出準(zhǔn)備信號(hào)hready_in才為高電平。
[0077] 鎖存器Latch的輸出端Q與該與門電路AG的第一輸入端相連，與門電路AG的第二輸 入端與系統(tǒng)時(shí)鐘sys_clk相連;與門電路AG的輸出端輸出時(shí)鐘采樣信號(hào)AE。
[0078] 參見圖6所示，比較器COM的第一輸入端用于輸入第一計(jì)數(shù)值（即圖6中的RD_CNT_ VLA)，第二輸入端與計(jì)數(shù)器CON相連；比較器COM的輸出端輸出slave總線輸出響應(yīng)信號(hào) hready_out;第一計(jì)數(shù)值為根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間tACC的最大值確定的計(jì)數(shù)值， 第一時(shí)間tACC為時(shí)鐘采樣信號(hào)AE從采樣地址至輸出數(shù)據(jù)的時(shí)間；計(jì)數(shù)器C0N用于以系統(tǒng)時(shí) 鐘為周期，周期性從零計(jì)至第一計(jì)數(shù)值。
[0079] 本發(fā)明實(shí)施例中，根據(jù)不同系統(tǒng)時(shí)鐘周期及tACC絕對(duì)時(shí)間要求，通過拉低hready_ out的方式，靈活配置讀取一次存儲(chǔ)數(shù)據(jù)所需要的系統(tǒng)時(shí)鐘的周期數(shù)。具體的，當(dāng)計(jì)數(shù)器CON 從零計(jì)至第一計(jì)數(shù)值RD_CNT_VLA時(shí)，表示數(shù)據(jù)已在AHB總線上準(zhǔn)備好，此時(shí)可以返回 hready_out有效輸出，指示AHB總線可將DATA數(shù)據(jù)取走。
[0080]具體的，該第一計(jì)數(shù)值可以根據(jù)寄存器配置實(shí)現(xiàn)，根據(jù)不同系統(tǒng)時(shí)鐘頻率及 EEPR0M器件的讀寫時(shí)序要求，可設(shè)置寄存器相應(yīng)不同的值。在系統(tǒng)時(shí)鐘可變的情況下仍然 可以設(shè)置相適應(yīng)的第一計(jì)數(shù)值，靈活性高。
[0081 ]具體的，鎖存器輸出端Q的狀態(tài)不會(huì)隨輸入端D的狀態(tài)變化而變化，僅有在鎖存器 處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化，此時(shí)輸入的狀態(tài)才被保存到輸出，直到 下一個(gè)鎖存信號(hào)到來時(shí)才改變。本發(fā)明實(shí)施例中，鎖存器Latch的使能端CK低電平有效。 EEPR0M控制器讀時(shí)序(假定系統(tǒng)時(shí)鐘的周期為60ns)參見圖7所示。11%1_(1高電平即AMBA總 線對(duì)EEPR0M控制器選中狀態(tài)，trans[l]是高電平即AMBA總線對(duì)EEPR0M控制器傳輸有效狀 態(tài)；當(dāng)二者都為高電平時(shí)，表示AMBA總線正在對(duì)EEPR0M控制器進(jìn)行讀操作或?qū)懖僮鳌?br>[0082] 如圖7所示，由于鎖存器Latch的使能端CK低電平有效，故在時(shí)刻a的前一系統(tǒng)時(shí)鐘 周期的低電平時(shí)間內(nèi)，鎖存器的輸出等于輸入。由于一般情況下總線輸出準(zhǔn)備信號(hào)hready_ in與slave總線輸出響應(yīng)信號(hào)hready_out的波形一致，本發(fā)明實(shí)施例的圖7中未示出 hready_in，把hready_in與hready_out做波形相同處理。此時(shí)由于控制信號(hào)為1(本發(fā)明實(shí) 施例中，1表示高電平，〇表示低電平），故鎖存器的輸出端Q=1;由于此時(shí)sys_clk = 0,故AE = Q&sys_clk = 0。在時(shí)刻a至?xí)r刻b時(shí)間內(nèi)，當(dāng)sys_clk=l時(shí)，由于鎖存器的鎖存功能，此時(shí)Q 仍然為 1，故此時(shí)AE = 1;在sy s_c lk = 0時(shí)，此時(shí)由于 hready_in = 0 (即hready_in 與 hready_ out波形相同），故控制信號(hào)為0，鎖存器的輸出端Q = 0，AE = 0。在時(shí)刻b至?xí)r刻c期間，當(dāng)sys_ clk=l時(shí)，此時(shí)Q仍為0,故AE = 0;sys_clk = 0時(shí)，此時(shí)控制信號(hào)為1，Q=1，AE仍然為0。在時(shí) 亥Ijc至?xí)r刻d期間內(nèi)，此時(shí)sys_clk=l，Q=1，故AE=1;之后信號(hào)進(jìn)行周期性變化，原理與上 述相似。
[0083] 本發(fā)明實(shí)施例提供的信號(hào)生成電路，采用同步設(shè)計(jì)實(shí)現(xiàn)，時(shí)鐘采樣信號(hào)AE不是由 sy s_c 1 k系統(tǒng)時(shí)鐘域下延時(shí)鎖存輸出，而是直接通過系統(tǒng)時(shí)鐘sy s_c 1 k門控電路得到，從而 可以在后端流程中保證setUp、h〇ld時(shí)序要求。同時(shí)，該信號(hào)生成電路也節(jié)省了 CE，ADDR等寄 存器鎖存電路，且在同樣讀取時(shí)序要求的條件下，AHB總線讀取3個(gè)數(shù)據(jù)，圖3須在j時(shí)刻完成 (參見圖3中D0UT)，而圖6在g時(shí)刻即完成，縮短了 3個(gè)周期，即每讀取一個(gè)數(shù)據(jù)所需時(shí)鐘周期 數(shù)縮短一個(gè)，在大量數(shù)據(jù)讀取中可以明顯提升讀取速度。
[0084] 基于同樣的發(fā)明構(gòu)思，本發(fā)明實(shí)施例還提供一種基于上述信號(hào)生成電路的控制方 法，參見圖8所示，包括：
[0085]步驟801:根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間的最大值確定slave總線輸出響應(yīng)信 號(hào)，并對(duì)所有的slave總線輸出響應(yīng)信號(hào)進(jìn)行與邏輯運(yùn)算后確定總線輸出準(zhǔn)備信號(hào);該第一 時(shí)間為時(shí)鐘采樣信號(hào)AE從采樣地址至輸出數(shù)據(jù)的時(shí)間。
[0086] 具體的，步驟801中確定slave總線輸出響應(yīng)信號(hào)包括步驟A1-A3:
[0087] 步驟A1、根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間的最大值確定第一計(jì)數(shù)值；
[0088] 步驟A2、以系統(tǒng)時(shí)鐘周期為周期，周期性從零計(jì)數(shù)值第一計(jì)數(shù)值；
[0089] 步驟A3、在計(jì)數(shù)至第一計(jì)數(shù)值后，對(duì)計(jì)數(shù)清零，并輸出s lave總線輸出響應(yīng)信號(hào)。
[0090] 優(yōu)選的，第一計(jì)數(shù)值與系統(tǒng)時(shí)鐘和第一時(shí)間的最大值之間的關(guān)系為：
[0091] TX(Dl+l)>Max(tACC)；
[0092]其中，T為系統(tǒng)時(shí)鐘的周期;D1為第一計(jì)數(shù)值，且選取滿足上式的最小整數(shù)的D1作 為第一計(jì)數(shù)值;tACC為第一時(shí)間，Max(tACC)為第一時(shí)間的最大值。
[0093]本發(fā)明實(shí)施例中，對(duì)于讀時(shí)序，針對(duì)不同系統(tǒng)時(shí)鐘頻率下（時(shí)鐘周期分別為30ns, 6〇118，12〇118)讀￡￡?如11數(shù)據(jù)時(shí)，需要首先配置讀周期寄存器3?1?.1^_0犯'_￥4匕由于丨40：的要 求是Max .= 80ns，即AE采樣數(shù)據(jù)地址后，最晚在80ns內(nèi)輸出穩(wěn)定的數(shù)據(jù)。故AE上升沿之后， 至少要保證80ns后才能去采樣DATA數(shù)據(jù)(這樣在采樣數(shù)據(jù)時(shí)，能保證數(shù)據(jù)一定是有效輸出 狀態(tài)），所以系統(tǒng)時(shí)鐘周期T和RD_CNT_VAL(即第一計(jì)數(shù)值D1)需要滿足上式。
[0094]例如，以系統(tǒng)時(shí)鐘的周期T為30ns為例，同時(shí)設(shè)讀模式下tACC的最大值為80ns(參 見表1所示），則此時(shí)D1為2,即RD_CNT_VLA = 2,此時(shí)slave總線輸出響應(yīng)信號(hào)hready_out和 時(shí)鐘采樣信號(hào)AE的時(shí)序圖參加圖9所示。同理，在T為60ns時(shí)，D1為1，其時(shí)序圖參見上述的圖 6。在T為120ns時(shí)，此時(shí)D1=0,時(shí)序圖參見圖10所示。
[0095]步驟802:對(duì)控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和總線輸出準(zhǔn)備信號(hào) 進(jìn)行與邏輯運(yùn)算，確定時(shí)鐘采樣信號(hào)AE。
[0096]步驟803:根據(jù)時(shí)鐘采樣信號(hào)AE和/或slave總線輸出響應(yīng)信號(hào)對(duì)控制器存儲(chǔ)的數(shù) 據(jù)進(jìn)行訪問。
[0097] 本發(fā)明實(shí)施例提供的控制方法，可以配置AHB總線協(xié)議的讀寫周期，根據(jù)不同系統(tǒng) 時(shí)鐘頻率及EEPR0M器件的讀寫時(shí)序要求，可設(shè)置寄存器相應(yīng)不同的值。在系統(tǒng)時(shí)鐘可變的 情況下仍然可以設(shè)置相適應(yīng)的第一計(jì)數(shù)值，靈活性高。
[0098] 優(yōu)選的，該控制方法還包括:為寄存器和存儲(chǔ)器分別設(shè)置獨(dú)立的總線接口，在高壓 編程期間，存儲(chǔ)器的總線輸出響應(yīng)信號(hào)為釋放狀態(tài)。
[0099] 本發(fā)明實(shí)施例中，此EEPR0M控制器需要既對(duì)控制器的寄存器數(shù)據(jù)訪問，也需要對(duì) EEPR0M存儲(chǔ)器數(shù)據(jù)訪問，如圖11，本設(shè)計(jì)中對(duì)這兩種不同數(shù)據(jù)的訪問采用了兩套各自獨(dú)立 的AHB接口，即對(duì)AMBA總線來說，EEPR0M控制器的寄存器及EEPR0M的數(shù)據(jù)區(qū)（即存儲(chǔ)器)相當(dāng) 于是兩個(gè)獨(dú)立的訪問對(duì)象。
[0100] 本發(fā)明實(shí)施例中，*_r代表控制器對(duì)EEPR0M寄存器的AHB接口，*_d代表控制器對(duì) EEPR0M存儲(chǔ)器數(shù)據(jù)的AHB接口。例如，hready_d表示存儲(chǔ)器的slave總線輸出響應(yīng)信號(hào) hready_out; 11代3(17_1'表示寄存器器的s lave總線輸出響應(yīng)信號(hào)hready_out。
[0101]具體的，在EEPR0M高壓編程期間，EEPR0M數(shù)據(jù)區(qū)總線接口的hready_d是釋放掉的 (即此時(shí)hready_d是高電平，CPU能繼續(xù)訪問系統(tǒng)任意資源），但此時(shí)如果有訪問EEPR0M數(shù)據(jù) 區(qū)，該次訪問會(huì)被記錄，同時(shí)hready_d拉低（即hready_c^低電平），直至ijEEPROM編程完畢才 會(huì)處理其讀寫操作。如圖12(時(shí)鐘周期為60ns)，在AHB總線向EEPR0M控制器寫入數(shù)據(jù)dl，d2 后，CPU在時(shí)刻g發(fā)起高壓編程操作，此時(shí)hready_d為高，而高壓編程期間又有AHB總線在時(shí) 亥丨Ji讀取地址a3的操作，此時(shí)該讀操作被記錄，同時(shí)hready_d拉低，直到EEPR0M編程完畢 done信號(hào)出來后才會(huì)處理剛才記錄下的讀操作。
[0102]由于EEPR0M控制器需要既對(duì)寄存器數(shù)據(jù)訪問，也需要對(duì)EEPR0M存儲(chǔ)數(shù)據(jù)訪問，本 設(shè)計(jì)中對(duì)這兩種不同數(shù)據(jù)的訪問用了兩套AHB接口，分別設(shè)置獨(dú)立的總線接口。在EEPR0M高 壓編程期間，寫數(shù)據(jù)hready是釋放掉的，此時(shí)CPU可以訪問系統(tǒng)中任意資源。若訪問EEPR0M 存儲(chǔ)器，則會(huì)等到高壓編程完畢后再處理該次讀寫操作;若訪問EEPR0M寄存器，則總線能無 等待地讀寫成功。
[0103]本發(fā)明實(shí)施例還提供另一種EEPR0M控制器的信號(hào)生成電路，該信號(hào)生成電路優(yōu)先 用于寫模式，參見圖13和圖14所示，包括:延遲觸發(fā)器DFF、鎖存器Latch、與門電路AG、計(jì)數(shù) 器CON和比較器COM。
[0104]延遲觸發(fā)器DFF的輸入端D用于輸入控制信號(hào)，延遲觸發(fā)器DFF的使能端CK與系統(tǒng) 時(shí)鐘syS_clk相連；控制信號(hào)為控制器選中狀態(tài)信號(hào)Hsel_d、控制器傳輸有效狀態(tài)信號(hào) trans[l]和總線輸出準(zhǔn)備信號(hào)hready_in進(jìn)行與邏輯運(yùn)算后輸出的信號(hào)；即如圖13所示，控 制信號(hào)為 Hsel_d&trans[ 1 ]&hready_in〇
[0105] 延遲觸發(fā)器的輸出端Q與鎖存器Latch的輸入端D相連，鎖存器Latch的使能端CK與 系統(tǒng)時(shí)鐘sys_clk相連。
[0106] 鎖存器Latch的輸出端Q與上述的與門電路AG的第一輸入端相連，與門電路AG的第 二輸入端與系統(tǒng)時(shí)鐘sys_c 1 k相連;與門電路AG的輸出端輸出時(shí)鐘采樣信號(hào)AE。其中，鎖存 器Latch的使能端CK低電平有效。
[0107] 具體的，比較器COM的第一輸入端用于輸入第二計(jì)數(shù)值WR_CNT_VAL，比較器COM的 第二輸入端與計(jì)數(shù)器C0N相連；比較器COM的輸出端輸出slave總線輸出響應(yīng)信號(hào)hready_ out;第二計(jì)數(shù)值為根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間tAADW的最小值確定的計(jì)數(shù)值，第二時(shí) 間tAADW為時(shí)鐘采樣信號(hào)AE的采樣間隔時(shí)間（參見圖2所示）；總線輸出準(zhǔn)備信號(hào)hready_in 為所有的slave總線輸出響應(yīng)信號(hào)hready_ 〇Ut進(jìn)行與邏輯運(yùn)算后輸出的信號(hào);計(jì)數(shù)器CON用 于以系統(tǒng)時(shí)鐘為周期，周期性從零計(jì)至第二計(jì)數(shù)值。
[0108] 由于AMBA(Advanced Microcontroller Bus Architecture)總線寫時(shí)序中，數(shù)據(jù) 總線wdata比地址總線haddr要晚一個(gè)周期、而EEPR0M寫操作中，AE需要同時(shí)去采樣wdata和 haddr，故首先haddr需要鎖存一個(gè)周期，同時(shí)AE(AE_wr)的產(chǎn)生需要先將hsel_d&trans[ 1 ] 鎖存一個(gè)周期后再去門控sys_clk，如此AE_wr采樣wdata和haddr的setup/hold時(shí)序才能滿 足要求。故寫時(shí)序時(shí)的信號(hào)生成電路需要設(shè)置延遲觸發(fā)器。
[0109] 本發(fā)明實(shí)施例中，延遲觸發(fā)器DFF用于對(duì)控制信號(hào)進(jìn)行延遲處理，由于延遲觸發(fā)器 DFF的使能端CK與系統(tǒng)時(shí)鐘sys_clk相連，故將控制信號(hào)延遲系統(tǒng)時(shí)鐘的一個(gè)周期。對(duì)于寫 時(shí)序，以系統(tǒng)時(shí)鐘周期為120ns為例，此時(shí)寫時(shí)序參見圖15所示，圖15中未示出trans[l]，且 sel_d與Hsel_d表示同一信號(hào)。延遲觸發(fā)器DFF的作用在于將控制信號(hào)延遲系統(tǒng)時(shí)鐘的一個(gè) 周期，hready_ 〇ut-直為高電平，故該控制信號(hào)的波形與圖15中的sel_d信號(hào)波形相同，經(jīng) 過延遲觸發(fā)器DFF輸出的波形為圖15中的GATING信號(hào)，即圖13中延遲觸發(fā)器DFF的輸出端Q 輸出的波形為GATING。之后獲得AE的過程與上述圖5所示信號(hào)生成電路的原理相同，此處不 再贅述。
[0110] 下面詳細(xì)介紹上述信號(hào)生成電路的控制方法，參見圖16所示，包括：
[0111] 步驟161:根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的最小值確定s 1 a ve總線輸出響應(yīng)信 號(hào)，并對(duì)所有slave總線輸出響應(yīng)信號(hào)進(jìn)行與邏輯運(yùn)算后確定總線輸出準(zhǔn)備信號(hào);第二時(shí)間 為時(shí)鐘采樣信號(hào)AE的采樣間隔時(shí)間。
[0112] 其中，根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的最小值確定slave總線輸出響應(yīng)信號(hào)，具 體包括：
[0113] 步驟B1、根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的最小值確定第二計(jì)數(shù)值；
[0114] 步驟B2、以系統(tǒng)時(shí)鐘周期為周期，周期性從零計(jì)數(shù)值第二計(jì)數(shù)值；
[0115] 步驟B3、在計(jì)數(shù)至第二計(jì)數(shù)值后，對(duì)計(jì)數(shù)清零，并輸出slave總線輸出響應(yīng)信號(hào)。
[0116] 其中，第二計(jì)數(shù)值與系統(tǒng)時(shí)鐘和第二時(shí)間的最小值之間的關(guān)系為：
[0117] TX(D2+l)>Min(tAADff)；
[0118] 其中，T為系統(tǒng)時(shí)鐘的周期;D2為第二計(jì)數(shù)值，且選取滿足上式的最小整數(shù)的D2作 為第二計(jì)數(shù)值;tAADW為第二時(shí)間，Min(tAADW)為第二時(shí)間的最小值。
[0119] 本發(fā)明實(shí)施例中，對(duì)于寫時(shí)序，針對(duì)不同系統(tǒng)時(shí)鐘頻率下（時(shí)鐘周期分別為30ns, 60ns, 120ns)寫EEPR0M數(shù)據(jù)，需要首先配置寫周期寄存器SFR.WR_CNT_VAL。由于tAADW的要 求是Min.=100ns(此時(shí)沒有tACC的要求，見圖2表2)，所以系統(tǒng)時(shí)鐘周期T和WR_CNT_VAL(即 第二計(jì)數(shù)值D2,同時(shí)WR_CNT_VAL代表的是hready_out拉低的時(shí)鐘周期數(shù))需要滿足上述的 關(guān)系：TX(D2+l)>Min(tAADW)。
[0120] 例如，系統(tǒng)時(shí)鐘的周期T為30ns為例，此時(shí)D2 = 3，即WR_CNT_VAL = 3，此時(shí)slave總 線輸出響應(yīng)信號(hào)hready_out和時(shí)鐘采樣信號(hào)AE的時(shí)序圖參加圖17所示。同理，在T為60ns 時(shí)，D2為1。在T為120ns時(shí)，此時(shí)D1=0,時(shí)序圖參見上述的圖15所示。
[0121] 步驟162:對(duì)控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和總線輸出準(zhǔn)備信號(hào) 進(jìn)行與邏輯運(yùn)算，確定時(shí)鐘采樣信號(hào)AE。
[0122] 步驟163:根據(jù)時(shí)鐘采樣信號(hào)AE和/或slave總線輸出響應(yīng)信號(hào)對(duì)控制器存儲(chǔ)的數(shù) 據(jù)進(jìn)行訪問。
[0123] 本發(fā)明實(shí)施例提供的信號(hào)生成電路和控制方法，該信號(hào)生成電路采用同步設(shè)計(jì)實(shí) 現(xiàn)，時(shí)鐘采樣信號(hào)AE不是由syS_clk系統(tǒng)時(shí)鐘域下延時(shí)鎖存輸出，而是直接通過系統(tǒng)時(shí)鐘 Sys_clk門控電路得到，從而可以在后端流程中保證setUp、h〇ld時(shí)序要求。同時(shí)，該信號(hào)生 成電路也節(jié)省了CE，ADDR等寄存器鎖存電路，且在同樣讀取時(shí)序要求的條件下，AHB總線讀 取3個(gè)數(shù)據(jù)，圖3須在j時(shí)刻完成(參見圖3中D0UT)，而圖6在g時(shí)刻即完成，縮短了3個(gè)周期，SP 每讀取一個(gè)數(shù)據(jù)所需時(shí)鐘周期數(shù)縮短一個(gè)，在大量數(shù)據(jù)讀取中可以明顯提升讀取速度。因 此該信號(hào)生成電路節(jié)省了分頻邏輯電路，且在同樣讀寫時(shí)序要求的條件下，可縮短讀寫所 需要開銷周期，提升EEPR0M數(shù)據(jù)讀寫速度。
[0124] 同時(shí)，根據(jù)不同系統(tǒng)時(shí)鐘周期可以靈活配置讀取一次存儲(chǔ)數(shù)據(jù)所需要的系統(tǒng)時(shí)鐘 的周期數(shù)?？梢越鉀Q其現(xiàn)有技術(shù)無法變動(dòng)系統(tǒng)時(shí)鐘周期的需求，大大增加了系統(tǒng)配置的靈 活性，并使得在任意時(shí)期周期條件下均可以最佳性能去讀寫EEPR0M數(shù)據(jù)。對(duì)這兩種不同數(shù) 據(jù)的訪問用了兩套AHB接口，分別設(shè)置獨(dú)立的總線接口，提高了CPU的運(yùn)行效率，提升了系統(tǒng) 性能。
[0125] 以上所描述的裝置實(shí)施例僅僅是示意性的，其中所述作為分離部件說明的單元可 以是或者也可以不是物理上分開的，作為單元顯示的部件可以是或者也可以不是物理單 元，即可以位于一個(gè)地方，或者也可以分布到多個(gè)網(wǎng)絡(luò)單元上。可以根據(jù)實(shí)際的需要選擇其 中的部分或者全部模塊來實(shí)現(xiàn)本實(shí)施例方案的目的。本領(lǐng)域普通技術(shù)人員在不付出創(chuàng)造性 的勞動(dòng)的情況下，即可以理解并實(shí)施。
[0126] 通過以上的實(shí)施方式的描述，本領(lǐng)域的技術(shù)人員可以清楚地了解到各實(shí)施方式可 借助軟件加必需的通用硬件平臺(tái)的方式來實(shí)現(xiàn)，當(dāng)然也可以通過硬件?；谶@樣的理解，上 述技術(shù)方案本質(zhì)上或者說對(duì)現(xiàn)有技術(shù)做出貢獻(xiàn)的部分可以以軟件產(chǎn)品的形式體現(xiàn)出來，該 計(jì)算機(jī)軟件產(chǎn)品可以存儲(chǔ)在計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，如R0M/RAM、磁碟、光盤等，包括若干指 令用以使得一臺(tái)計(jì)算機(jī)設(shè)備(可以是個(gè)人計(jì)算機(jī)，服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行各個(gè)實(shí)施 例或者實(shí)施例的某些部分所述的方法。
[0127]前述對(duì)本發(fā)明的具體示例性實(shí)施方案的描述是為了說明和例證的目的。這些描述 并非想將本發(fā)明限定為所公開的精確形式，并且很顯然，根據(jù)上述教導(dǎo)，可以進(jìn)行很多改變 和變化。對(duì)示例性實(shí)施例進(jìn)行選擇和描述的目的在于解釋本發(fā)明的特定原理及其實(shí)際應(yīng) 用，從而使得本領(lǐng)域的技術(shù)人員能夠?qū)崿F(xiàn)并利用本發(fā)明的各種不同的示例性實(shí)施方案以及 各種不同的選擇和改變。本發(fā)明的范圍意在由權(quán)利要求書及其等同形式所限定。
【主權(quán)項(xiàng)】
1. 一種EEPROM控制器的信號(hào)生成電路，其特征在于，包括:鎖存器、與門電路、計(jì)數(shù)器和 比較器； 所述鎖存器的輸入端用于輸入控制信號(hào)，所述鎖存器的使能端與系統(tǒng)時(shí)鐘相連;所述 控制信號(hào)為控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和總線輸出準(zhǔn)備信號(hào)進(jìn)行與邏 輯運(yùn)算后輸出的信號(hào)； 所述鎖存器的輸出端與所述與門電路的第一輸入端相連，所述與門電路的第二輸入端 與系統(tǒng)時(shí)鐘相連;所述與門電路的輸出端輸出時(shí)鐘采樣信號(hào)； 所述比較器的第一輸入端用于輸入第一計(jì)數(shù)值，第二輸入端與所述計(jì)數(shù)器相連;所述 比較器的輸出端輸出slave總線輸出響應(yīng)信號(hào);所述第一計(jì)數(shù)值為根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的 第一時(shí)間的最大值確定的計(jì)數(shù)值，所述第一時(shí)間為時(shí)鐘采樣信號(hào)從采樣地址至輸出數(shù)據(jù)的 時(shí)間；所述總線輸出準(zhǔn)備信號(hào)為所有的所述slave總線輸出響應(yīng)信號(hào)進(jìn)行與邏輯運(yùn)算后輸 出的信號(hào)； 所述計(jì)數(shù)器用于周期性從零計(jì)至所述第一計(jì)數(shù)值。2. 根據(jù)權(quán)利要求1所述的信號(hào)生成電路，其特征在于，所述鎖存器的使能端低電平有 效。3. -種基于如權(quán)利要求1或2所述的信號(hào)生成電路的控制方法，其特征在于，包括： 根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間的最大值確定slave總線輸出響應(yīng)信號(hào)，并對(duì)所有 slave總線輸出響應(yīng)信號(hào)進(jìn)行與邏輯運(yùn)算后確定總線輸出準(zhǔn)備信號(hào);所述第一時(shí)間為時(shí)鐘 采樣信號(hào)從采樣地址至輸出數(shù)據(jù)的時(shí)間； 對(duì)控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和所述總線輸出準(zhǔn)備信號(hào)進(jìn)行與邏 輯運(yùn)算，確定時(shí)鐘采樣信號(hào)； 根據(jù)所述時(shí)鐘采樣信號(hào)和/或所述slave總線輸出響應(yīng)信號(hào)對(duì)控制器存儲(chǔ)的數(shù)據(jù)進(jìn)行 訪問。4. 根據(jù)權(quán)利要求3所述的方法，其特征在于，所述根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間的最 大值確定slave總線輸出響應(yīng)信號(hào)，包括： 根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第一時(shí)間的最大值確定第一計(jì)數(shù)值； 以系統(tǒng)時(shí)鐘周期為周期，周期性從零計(jì)數(shù)值所述第一計(jì)數(shù)值； 在計(jì)數(shù)至所述第一計(jì)數(shù)值后，對(duì)計(jì)數(shù)清零，并輸出slave總線輸出響應(yīng)信號(hào)。5. 根據(jù)權(quán)利要求4所述的方法，其特征在于，所述第一計(jì)數(shù)值與系統(tǒng)時(shí)鐘和第一時(shí)間的 最大值之間的關(guān)系為： TX(Dl+l)>Max(tACC)； 其中，T為系統(tǒng)時(shí)鐘的周期;D1為第一計(jì)數(shù)值，且選取滿足上式的最小整數(shù)的D1作為第 一計(jì)數(shù)值;tACC為第一時(shí)間，Max (tACC)為第一時(shí)間的最大值。6. 根據(jù)權(quán)利要求3-5任一所述的方法，其特征在于，還包括： 為寄存器和存儲(chǔ)器分別設(shè)置獨(dú)立的總線接口，在高壓編程期間，所述存儲(chǔ)器的slave總 線輸出響應(yīng)信號(hào)為釋放狀態(tài)。7. -種EEPROM控制器的信號(hào)生成電路，其特征在于，包括:延遲觸發(fā)器、鎖存器、與門電 路、計(jì)數(shù)器和比較器； 所述延遲觸發(fā)器的輸入端用于輸入控制信號(hào)，所述延遲觸發(fā)器的使能端與系統(tǒng)時(shí)鐘相 連;所述控制信號(hào)為控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和總線輸出準(zhǔn)備信號(hào) 進(jìn)行與邏輯運(yùn)算后輸出的信號(hào)； 所述延遲觸發(fā)器的輸出端與所述鎖存器的輸入端相連，所述鎖存器的使能端與系統(tǒng)時(shí) 鐘相連； 所述鎖存器的輸出端與所述與門電路的第一輸入端相連，所述與門電路的第二輸入端 與系統(tǒng)時(shí)鐘相連;所述與門電路的輸出端輸出時(shí)鐘采樣信號(hào)； 所述比較器的第一輸入端用于輸入第二計(jì)數(shù)值，第二輸入端與所述計(jì)數(shù)器相連;所述 比較器的輸出端輸出slave總線輸出響應(yīng)信號(hào);所述第二計(jì)數(shù)值為根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的 第二時(shí)間的最小值確定的計(jì)數(shù)值，所述第二時(shí)間為時(shí)鐘采樣信號(hào)的采樣間隔時(shí)間；所述總 線輸出準(zhǔn)備信號(hào)為所有的所述slave總線輸出響應(yīng)信號(hào)進(jìn)行與邏輯運(yùn)算后輸出的信號(hào)； 所述計(jì)數(shù)器用于周期性從零計(jì)至所述第二計(jì)數(shù)值。8. 根據(jù)權(quán)利要求7所述的信號(hào)生成電路，其特征在于，所述鎖存器的使能端低電平有 效。9. 一種基于如權(quán)利要求7或8所述的信號(hào)生成電路的控制方法，其特征在于，包括： 根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的最小值確定slave總線輸出響應(yīng)信號(hào)，并對(duì)所有 slave總線輸出響應(yīng)信號(hào)進(jìn)行與邏輯運(yùn)算后確定總線輸出準(zhǔn)備信號(hào);所述第二時(shí)間為時(shí)鐘 采樣信號(hào)的采樣間隔時(shí)間； 對(duì)控制器選中狀態(tài)信號(hào)、控制器傳輸有效狀態(tài)信號(hào)和所述總線輸出準(zhǔn)備信號(hào)進(jìn)行與邏 輯運(yùn)算，確定時(shí)鐘采樣信號(hào)； 根據(jù)所述時(shí)鐘采樣信號(hào)和/或所述slave總線輸出響應(yīng)信號(hào)對(duì)控制器存儲(chǔ)的數(shù)據(jù)進(jìn)行 訪問。10. 根據(jù)權(quán)利要求9所述的方法，其特征在于，所述根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的 最小值確定slave總線輸出響應(yīng)信號(hào)，包括： 根據(jù)系統(tǒng)時(shí)鐘和預(yù)設(shè)的第二時(shí)間的最小值確定第二計(jì)數(shù)值； 以系統(tǒng)時(shí)鐘周期為周期，周期性從零計(jì)數(shù)值所述第二計(jì)數(shù)值； 在計(jì)數(shù)至所述第二計(jì)數(shù)值后，對(duì)計(jì)數(shù)清零，并輸出slave總線輸出響應(yīng)信號(hào)。11. 根據(jù)權(quán)利要求10所述的方法，其特征在于，所述第二計(jì)數(shù)值與系統(tǒng)時(shí)鐘和第二時(shí)間 的最小值之間的關(guān)系為： TX(D2+l)>Min(tAADff)； 其中，T為系統(tǒng)時(shí)鐘的周期;D2為第二計(jì)數(shù)值，且選取滿足上式的最小整數(shù)的D2作為第 二計(jì)數(shù)值;tAADW為第二時(shí)間，Min(tAADW)為第二時(shí)間的最小值。
【文檔編號(hào)】G06F13/16GK106055496SQ201610341887
【公開日】2016年10月26日
【申請(qǐng)日】2016年5月20日
【發(fā)明人】侯戰(zhàn)斌, 陳奎林, 劉亮, 張濟(jì), 邵瑾, 周翔, 趙東艷
【申請(qǐng)人】北京智芯微電子科技有限公司, 國家電網(wǎng)公司, 國網(wǎng)信息通信產(chǎn)業(yè)集團(tuán)有限公司