降低處理器中與頻率改變相關(guān)聯(lián)的開(kāi)銷(xiāo)的制作方法
【專(zhuān)利說(shuō)明】降低處理器中與頻率改變相關(guān)聯(lián)的開(kāi)銷(xiāo)
【背景技術(shù)】
[0001] 本文一般地涉及處理器，且具體而言涉及實(shí)現(xiàn)其中處理器的頻率可改變的模式的 處理器。
[0002] 通常，處理器可在數(shù)種不同情況下改變其操作頻率。例如，在一些處理器中，功率 可在包括處理器的平臺(tái)的不同組件之間共享。當(dāng)處理器的性能要求降低時(shí)，處理器可以通 過(guò)降低頻率和將其供電電壓降低相應(yīng)量來(lái)利用較少的功率。然而，即使在供電電壓降低到 最小電壓之下以后，仍可以通過(guò)繼續(xù)降低頻率來(lái)達(dá)成額外的功率節(jié)省。
[0003] 每一次頻率被改變時(shí)，具體工作負(fù)載被停止執(zhí)行以允許鎖相環(huán)鎖定到新頻率。處 理器使用鎖相環(huán)以將輸出時(shí)鐘調(diào)整到想要的頻率。如同其他握手協(xié)議，以及電流變化率相 比于時(shí)間變化率的減少一樣，鎖相環(huán)鎖定時(shí)間是開(kāi)銷(xiāo)（overhead)。這些開(kāi)銷(xiāo)導(dǎo)致邏輯的不 同區(qū)交錯(cuò)地打開(kāi)。
[0004] 結(jié)果是，與頻率改變相關(guān)聯(lián)的開(kāi)銷(xiāo)可導(dǎo)致大量的時(shí)間延遲。如果頻率改變發(fā)生得 足夠頻繁，可存在大量的性能開(kāi)銷(xiāo)。不僅僅存在性能損失，由于設(shè)備在用來(lái)改變頻率的時(shí)間 期間在消耗功率，還會(huì)存在功耗成本。
【附圖說(shuō)明】
[0005] 參考以下附圖描述了一些實(shí)施例：
[0006] 圖1是根據(jù)一些實(shí)施例在壓制之前和之后的多個(gè)時(shí)鐘的描繪；
[0007] 圖2是根據(jù)一個(gè)實(shí)施例的壓制序列的流程圖；
[0008] 圖3是一個(gè)實(shí)施例的處理器的描繪；
[0009] 圖4是一個(gè)實(shí)施例的系統(tǒng)描繪；以及
[0010] 圖5是一個(gè)系統(tǒng)的前立視圖。
[0011] 圖6是以5 :4的比率運(yùn)行的兩個(gè)時(shí)鐘信號(hào)的描繪。
[0012] 圖7是處于不同比率的一系列時(shí)鐘信號(hào)。
【具體實(shí)施方式】
[0013] 在許多情況中，處理器可能經(jīng)常改變頻率以至于可產(chǎn)生非最優(yōu)的性能和功耗。這 些性能和功耗損失可通過(guò)使用壓制（squashing)技術(shù)而不是使用鎖相環(huán)技術(shù)來(lái)改變頻率 而得以緩解。壓制技術(shù)可涉及消除（eliminate)時(shí)鐘脈沖以降低頻率。這可以更迅速地完 成，從而在一些情況中導(dǎo)致較少的開(kāi)銷(xiāo)。
[0014] 作為本發(fā)明的一些實(shí)施例的應(yīng)用的一個(gè)示例，加速（Turbo)實(shí)施例可涉及定期地 改變其頻率的處理器。這使得處理器能與其他平臺(tái)組件共享功率。特別是在片上系統(tǒng)（SoC) 加速實(shí)現(xiàn)中，頻率改變可在每毫秒的量級(jí)上被請(qǐng)求，且每一個(gè)頻率改變消耗大約四十微妙。
[0015] 可在供電電壓Vcc已經(jīng)處于其最低電壓之后要求頻率縮放（scaling)。一旦供電 電壓處于其最低電壓，就可以通過(guò)消除在一段時(shí)間中看到的時(shí)鐘邊沿（clockedge)的數(shù)目 來(lái)降低頻率。
[0016] 圖1示出了在頂上標(biāo)以CZ、GFraw和GSraw的一系列時(shí)鐘。盡管涉及的時(shí)鐘可以是 任何時(shí)鐘，但在一些實(shí)施例中，CZ時(shí)鐘域是恰好以系統(tǒng)存儲(chǔ)器時(shí)鐘速率的1/4運(yùn)行的系統(tǒng) 代理時(shí)鐘?？墒褂闷渌ㄓ煤头峭ㄓ糜?。GF和GS時(shí)鐘可以是以彼此相關(guān)的比率運(yùn)行的圖形 時(shí)鐘。例如，可使用GF(或圖形快速）和GS(或圖形慢速）時(shí)鐘之間2 :1的比率（ratio)。 GF和GS可從鎖相環(huán)生成且CZ可從不同的鎖相環(huán)生成。但也存在其中他們都來(lái)自同一鎖相 環(huán)的模式。
[0017] 在圖1的左邊是標(biāo)示為非壓制區(qū)域并由頭兩個(gè)對(duì)齊標(biāo)記所標(biāo)記的區(qū)域，其中沒(méi)有 脈沖是被壓制的或消除的。在右邊是標(biāo)示為壓制區(qū)域的區(qū)域，其中一個(gè)或多個(gè)脈沖可被消 除。在頂上的三個(gè)信號(hào)中沒(méi)有發(fā)生在GF或GS中的壓制，該三個(gè)信號(hào)于是標(biāo)示為CZ、GFraw 和GSraw。然后示出了值（Val)和值（NxtVAL)(在下面進(jìn)行了解釋?zhuān)?。該?guī)范要求時(shí)隙有 效（TSV)在壓制區(qū)域的末端變到零。這導(dǎo)致圖形慢速（GS)和圖形快速（GF)時(shí)鐘二者中脈 沖的壓制或消除。
[0018] 值GSraw可以是在運(yùn)行的時(shí)鐘。TSV算法檢查自由運(yùn)行的時(shí)鐘GSraw并創(chuàng)建稱(chēng)為 TSV的時(shí)鐘門(mén)控值。在一個(gè)實(shí)施例中，當(dāng)TSV等于一時(shí)，時(shí)鐘可以運(yùn)行，且當(dāng)TSV等于零時(shí) (例如，在壓制窗口的末尾），時(shí)鐘被屏蔽。TSV算法可以應(yīng)用于GSraw并屏蔽最終GS和GF 時(shí)鐘二者，因?yàn)樵谀┒它c(diǎn)處應(yīng)保持比率。
[0019] 當(dāng)兩個(gè)時(shí)鐘對(duì)齊時(shí)（用圖1中的"對(duì)齊"信號(hào)上的條予以標(biāo)記），Window(窗口） 和Allow(允許）可以改變。屏蔽可以用先進(jìn)先出或者BGF的泡生成器來(lái)實(shí)現(xiàn)。用于執(zhí)行 壓制的算法可以如下：
[0020] Val=Init= _2
[0021] If(Window=Allow)
[0022] ClockEn=I
[0023]NxtVal=Init
[0024] elseif(Val>0)
[0025]NxtVal=Val-Allow
[0026]else
[0027] NxtVal=CurrentValue+(Window-Allow)
[0028] endif
[0029]If(NxtVaKO)ClockEn=lelseClockEn=0
[0030] 作為另一個(gè)示例，在圖6中示出，當(dāng)CZ等于200MHz、GF等于320MHz且GS等于 160MHz時(shí)，兩個(gè)時(shí)鐘以5 :4的比率在運(yùn)行D通過(guò)壓制四個(gè)目標(biāo)（destination)邊沿（edge) 之一，新的平均達(dá)到的頻率有5 :3的比率，其中CZ等于200MHz、GF等于240MHz且GS等于 120MHz〇
[0031] 此示例示出了通過(guò)壓制邊沿而達(dá)到的80MHz的增量。更精細(xì)的粒度可以通過(guò)將比 率乘以整數(shù)值來(lái)完成。例如，比率可以是10 :8而不是以5 :4的比率開(kāi)始。通過(guò)壓制八個(gè)目 標(biāo)邊沿中的一個(gè)，可達(dá)到40MHz的增量。以下逐個(gè)比率地示出了如何可以通過(guò)增加比率和 具有消除一個(gè)時(shí)鐘的能力來(lái)降低粒度：
[0032] 5 :3CZ=200,GF=240,GS=120,GF粒度=80MHz
[0033] 10:7CZ=200,GF=280,GS=140,GF粒度=40MHz
[0034] 20 :15CZ = 200,GF = 300,GS = 150,GF粒度=20MHz
[0035] 40 :31CZ = 200,GF = 310,GS = 155,GF粒度=IOMHz
[0036] 80 :63CZ =200,GF = 315,GS = 157. 5,GF粒度=5MHz
[0037] 在以上示例中，當(dāng)CZ等于200兆赫、且比率是5 :4、且頻率改變將每毫秒發(fā)生一次 時(shí)，比率可以擴(kuò)展到2000比1600。在此示例中，1/1600的粒度或者0. 000625兆赫可以被 達(dá)到。
[0038] 圖7中包括的圖示出了在頻率改變中維持了所涉及的不同時(shí)鐘的確定性 (deterministic)同步特性：
[0039] CZ時(shí)鐘是必須繼續(xù)以固定的頻率運(yùn)行的時(shí)鐘。
[0040] CFclk_from_PLL是由PLL遞送至邏輯的圖形時(shí)鐘。
[0041] CFclk是由邏輯接收的時(shí)鐘。
[0042] GScIk是由邏輯接收的時(shí)鐘。在此示例中，GF= 2XGS。
[0043] COMclk是虛構(gòu)的（imaginary)時(shí)鐘，其示出何時(shí)每一個(gè)時(shí)鐘將有公共的上升邊 沿。
[0044] CZ= 200MHz，GFclk_from_PLL= 1000MHz，GFclk= 1000MHz，GSclk= 500MHz，比 率=2:5
[0045] 參考圖2,根據(jù)一個(gè)實(shí)施例的用于壓制脈沖的序列可用軟件、固件、和/或硬件來(lái) 實(shí)現(xiàn)。在軟件和固件實(shí)施例中，其可通過(guò)存儲(chǔ)在一個(gè)或多個(gè)非瞬態(tài)計(jì)算機(jī)可讀介質(zhì)（諸如 磁、光或半導(dǎo)體存儲(chǔ)）中的指令的計(jì)算機(jī)來(lái)實(shí)現(xiàn)。例如，在一個(gè)實(shí)施例中圖形子系統(tǒng)可執(zhí)行 該序列（參見(jiàn)圖4中的圖形子系統(tǒng)715c)。
[0046] 在一個(gè)實(shí)施例中，圖2中示出的壓制序列10通過(guò)確定是否已經(jīng)如菱形12中所指 示地請(qǐng)求了新時(shí)鐘頻率而開(kāi)始。在一個(gè)實(shí)施例中，這可在加速（turbo)實(shí)施例的過(guò)程中發(fā) 生，在該加速實(shí)施例中想要降低提供給處理器的時(shí)鐘信號(hào)頻率以節(jié)省功率及使功率可供其 他系統(tǒng)組件使用。如果有被需要的新頻率，那么可在框14處接收新時(shí)鐘頻率。這可指示想 要的結(jié)束比率（endratio)和可使用多么精細(xì)的步驟粒