本發(fā)明涉及航天器總線，尤其涉及一種星載多速率總線傳輸裝置及方法。

背景技術(shù)：

1、航天器總線的數(shù)據(jù)傳輸率、靈活性和可靠性直接影響著航天器的整體性能，是系統(tǒng)設(shè)計(jì)的重要環(huán)節(jié)。未來(lái)航天任務(wù)需要在科學(xué)儀器、大容量?jī)?nèi)存、計(jì)算機(jī)以及上下行鏈路間進(jìn)行大量的數(shù)據(jù)交換，必然要求星內(nèi)及星間通信具有更高的處理速度、可靠性和抗輻照能力；同時(shí)也應(yīng)能夠?qū)崿F(xiàn)航天器內(nèi)數(shù)據(jù)的分布式處理，能夠保障航天器精確的自主運(yùn)行。

2、隨著衛(wèi)星研制技術(shù)的進(jìn)步，衛(wèi)星可承載的載荷種類(lèi)和數(shù)量不斷增加，軟件功能和體量逐漸增長(zhǎng)，整星呈現(xiàn)智能化、模塊化的特征，從而對(duì)總線的數(shù)據(jù)交互能力、可靠性、泛用和兼容性等提出了進(jìn)一步的需求。借助高速總線傳輸技術(shù)，能夠?qū)?nèi)部各分系統(tǒng)進(jìn)行統(tǒng)一管理，構(gòu)成衛(wèi)星內(nèi)部網(wǎng)絡(luò)；網(wǎng)絡(luò)具備如下的特點(diǎn)：具備高速信息傳輸速率、采用低成本標(biāo)準(zhǔn)化協(xié)議與硬件接口、具有良好節(jié)點(diǎn)擴(kuò)充能力和兼容性、具有抗輻射能力。

3、不難看出，上述幾方面的需求具備兩個(gè)相反的方向：一方面由于智能化應(yīng)用的增加，高處理能力和分布式處理成為常態(tài)，從而要求總線具有更高的通信速率；另一方面由于模塊化通用化的需求以及抗輻照設(shè)計(jì)等原因，要求廣泛采用成熟設(shè)計(jì)，而這些方案通常由于內(nèi)部閉環(huán)和信息預(yù)處理設(shè)計(jì)，無(wú)需高速的數(shù)據(jù)傳輸，因此不具備高速總線的配置。因此，在星載總線網(wǎng)絡(luò)中設(shè)計(jì)適應(yīng)多級(jí)速率兼容的傳輸方法及裝置具備一定的需求，便于將不同速率不同接口的總線接入終端統(tǒng)一納管和實(shí)現(xiàn)數(shù)據(jù)互聯(lián)互通。

4、但目前現(xiàn)有的衛(wèi)星設(shè)計(jì)中一般采用不同總線，例如低速的1553b、can，以及中高速的spacewire、ethernet、srio等并存的方式，由星載計(jì)算機(jī)對(duì)接入數(shù)據(jù)進(jìn)行分別的處理，不具備接入同一網(wǎng)絡(luò)和直接互聯(lián)互通的功能。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明的目的在于提供一種星載多速率總線傳輸裝置及方法，以適用于不同類(lèi)型和速率的總線終端互聯(lián)和交互信息。

2、為了實(shí)現(xiàn)上述目的，一方面，本發(fā)明提供了一種星載多速率總線傳輸裝置，包括fpga模塊、srio交換芯片、1553b接口芯片以及對(duì)外提供標(biāo)準(zhǔn)接口形式的至少一srio接口、至少一spacewire接口和至少一1553b接口；所述fpga模塊還包括有橋接單元、交換開(kāi)關(guān)、控制邏輯單元以及路由表；其中：

3、所述橋接單元分別與所述srio交換芯片上的至少一第一srio端口以及所述交換開(kāi)關(guān)上的至少一第一spacewire端口連接，以用于srio端口和spacewire端口互聯(lián)；

4、所述交換開(kāi)關(guān)的至少一第二spacewire端口分別連接于所述至少一spacewire接口且所述交換開(kāi)關(guān)與所述1553b接口芯片連接，以用于所述第二spacewire端口的設(shè)備間交換以及1553b接入設(shè)備同所述第一spacewire端口和所述第二spacewire端口的設(shè)備間交換；

5、所述路由表存儲(chǔ)著接入設(shè)備邏輯地址同端口的對(duì)應(yīng)關(guān)系；

6、所述控制邏輯單元裝載有用于不同類(lèi)型端口間數(shù)據(jù)交換的控制程序，所述控制邏輯單元用于根據(jù)所述路由表為接入設(shè)備分配對(duì)應(yīng)的邏輯地址，并控制所述接入設(shè)備的數(shù)據(jù)發(fā)送至目標(biāo)端口，以實(shí)現(xiàn)端到端的數(shù)據(jù)傳輸。

7、進(jìn)一步的，所述srio交換芯片的至少一第二srio端口分別連接于所述至少一srio接口，所述1553b接口芯片與所述1553b接口連接，以用于1553b總線通信控制。

8、進(jìn)一步的，所述srio交換芯片包括x路所述第一srio端口和y路所述第二srio端口，所述交換開(kāi)關(guān)上設(shè)有x路所述第一spacewire端口和z路所述第二spacewire端口，所述橋接單元將x路所述第一srio端口和x路所述第一spacewire端口一一對(duì)應(yīng)連接；所述1553b接口芯片連接于1路所述1553b接口。

9、進(jìn)一步的，還包括有一用于提供數(shù)據(jù)緩存功能的ddr同步動(dòng)態(tài)存儲(chǔ)器，所述fpga模塊中配置有至少一與所述ddr同步動(dòng)態(tài)存儲(chǔ)器連接的ddr訪問(wèn)控制單元，所述ddr訪問(wèn)控制單元連接于所述橋接單元和所述交換開(kāi)關(guān)，以用于對(duì)外接的所述ddr同步動(dòng)態(tài)存儲(chǔ)器的訪問(wèn)控制。

10、進(jìn)一步的，所述srio交換芯片為支持標(biāo)準(zhǔn)srio接口的多端口交換芯片，所述srio交換芯片用于srio接口設(shè)備間的數(shù)據(jù)交換以及srio背板總線間的數(shù)據(jù)交換，所述srio交換芯片的可交換數(shù)據(jù)包括單播、多播和廣播包，且srio交換芯片的各端口中的數(shù)據(jù)傳輸通道的通訊速率相互獨(dú)立設(shè)置。

11、進(jìn)一步的，所述控制邏輯單元具體用于根據(jù)所述路由表為接入設(shè)備分配獨(dú)立的邏輯地址，根據(jù)所述接入設(shè)備選擇數(shù)據(jù)傳輸?shù)哪繕?biāo)端口選擇對(duì)應(yīng)的通信協(xié)議進(jìn)行幀結(jié)構(gòu)封裝和提取，以將所述接入設(shè)備傳輸?shù)耐暾麛?shù)據(jù)發(fā)送至所述目標(biāo)端口。

12、進(jìn)一步的，至少一所述srio接口或所述spacewire接口用于進(jìn)行裝置間級(jí)聯(lián)擴(kuò)展，所述路由表在進(jìn)行裝置間級(jí)聯(lián)擴(kuò)展時(shí)通過(guò)參數(shù)修改以擴(kuò)展srio終端地址和1553b終端地址。

13、另一方面，本發(fā)明還提供了一種星載多速率總線傳輸方法，所述方法基于上述任一項(xiàng)所述星載多速率總線傳輸裝置實(shí)現(xiàn)，包括步驟：

14、當(dāng)待傳輸數(shù)據(jù)需要在srio端口間互傳時(shí)，將所述待傳輸數(shù)據(jù)的源地址和目標(biāo)地址填入srio包格式中的對(duì)應(yīng)地址，以實(shí)現(xiàn)數(shù)據(jù)傳輸?shù)膶ぶ罚?/p>

15、當(dāng)待傳輸數(shù)據(jù)需要在spacewire端口間互傳時(shí)，將目標(biāo)端口地址寫(xiě)入所述待傳輸數(shù)據(jù)的包頭首字節(jié)中，以實(shí)現(xiàn)數(shù)據(jù)傳輸?shù)膶ぶ罚?/p>

16、當(dāng)待傳輸數(shù)據(jù)需要在1553b端口間互傳時(shí)，通過(guò)所述1553b接口芯片實(shí)現(xiàn)數(shù)據(jù)傳輸?shù)膶ぶ罚?/p>

17、當(dāng)待傳輸數(shù)據(jù)需要由srio端口發(fā)送向spacewire端口時(shí)，將所述待傳輸數(shù)據(jù)的目標(biāo)地址填寫(xiě)為橋接端口的對(duì)應(yīng)地址，并將實(shí)際目標(biāo)地址寫(xiě)入srio包格式中的邏輯層字段首字節(jié)，以使交換開(kāi)關(guān)接收到所述待傳輸數(shù)據(jù)時(shí)根據(jù)所述邏輯層字段首字節(jié)確定目標(biāo)尋址；

18、當(dāng)待傳輸數(shù)據(jù)需要由spacewire端口發(fā)送向srio端口時(shí)，將所述待傳輸數(shù)據(jù)的包首字節(jié)填寫(xiě)為橋接端口的對(duì)應(yīng)地址，且第二字節(jié)填寫(xiě)srio目標(biāo)端口地址；所述交換開(kāi)關(guān)接收到所述待傳輸數(shù)據(jù)時(shí)，根據(jù)所述第二字節(jié)確定目標(biāo)尋址；

19、當(dāng)待傳輸數(shù)據(jù)需要由srio端口發(fā)送向1553b端口時(shí)，將所述待傳輸數(shù)據(jù)的目標(biāo)地址填寫(xiě)為橋接端口的對(duì)應(yīng)地址，并將實(shí)際目標(biāo)地址寫(xiě)入srio包格式中的邏輯層字段首字節(jié)，使交換開(kāi)關(guān)接收到所述待傳輸數(shù)據(jù)時(shí)，根據(jù)所述邏輯層字段首字節(jié)和1553b總線的地址偏移量確定目標(biāo)尋址；

20、當(dāng)待傳輸數(shù)據(jù)需要由1553b端口發(fā)送向srio端口時(shí)，將所述待傳輸數(shù)據(jù)的數(shù)據(jù)段首字節(jié)中寫(xiě)入目標(biāo)端口地址，發(fā)送至1553b總線控制端；所述交換開(kāi)關(guān)接收所述1553b接口芯片傳輸?shù)乃龃齻鬏敂?shù)據(jù)時(shí)，根據(jù)所述數(shù)據(jù)段首字節(jié)、發(fā)送端rt地址和地址偏移量確定目標(biāo)尋址；

21、當(dāng)待傳輸數(shù)據(jù)需要由spacewire端口發(fā)送向1553b端口時(shí)，通過(guò)所述交換開(kāi)關(guān)根據(jù)所述待傳輸數(shù)據(jù)的包首字節(jié)和地址偏移量確定目標(biāo)尋址；

22、當(dāng)待傳輸數(shù)據(jù)需要由1553b端口發(fā)送向spacewire端口時(shí)，將所述待傳輸數(shù)據(jù)的數(shù)據(jù)段首字節(jié)中寫(xiě)入目標(biāo)端口地址并發(fā)送至1553b總線控制端；所述交換開(kāi)關(guān)接收所述1553b接口芯片傳輸?shù)乃龃齻鬏敂?shù)據(jù)時(shí)，根據(jù)所述數(shù)據(jù)段首字節(jié)確定目標(biāo)尋址。

23、本發(fā)明所述的星載多速率總線傳輸裝置，包括fpga模塊、srio交換芯片、1553b接口芯片以及對(duì)外提供標(biāo)準(zhǔn)接口形式的srio接口、spacewire接口和1553b接口；所述fpga模塊還包括有橋接單元、交換開(kāi)關(guān)、控制邏輯單元以及路由表；橋接單元分別與srio交換芯片上的第一srio端口以及交換開(kāi)關(guān)上的第一spacewire端口連接；交換開(kāi)關(guān)的第二spacewire端口分別連接于spacewire接口且所述交換開(kāi)關(guān)與1553b接口芯片連接；控制邏輯單元裝載有用于不同類(lèi)型端口間數(shù)據(jù)交換的控制程序，以用于根據(jù)路由表為接入設(shè)備分配對(duì)應(yīng)的邏輯地址，并控制接入設(shè)備的數(shù)據(jù)發(fā)送至目標(biāo)端口，以實(shí)現(xiàn)端到端的數(shù)據(jù)傳輸。還提供了一種基于上述裝置的星載多速率總線傳輸方法。如此，本發(fā)明支持多種具備不同傳輸速率的總線接入及數(shù)據(jù)傳輸，可直接用于衛(wèi)星設(shè)備的設(shè)計(jì)和集成，也可根據(jù)總線類(lèi)型和速率進(jìn)行適應(yīng)性的更改，提高了系統(tǒng)設(shè)計(jì)和設(shè)備制造的效率。在星載總線網(wǎng)絡(luò)中實(shí)現(xiàn)適應(yīng)多級(jí)速率兼容的數(shù)據(jù)交換，便于將不同速率不同接口的總線接入終端統(tǒng)一納管，并實(shí)現(xiàn)數(shù)據(jù)互聯(lián)互通，解決了不同類(lèi)型總線接入傳輸交換機(jī)制復(fù)雜，可靠性較低的問(wèn)題。