本發(fā)明大體上涉及系統(tǒng)級封裝(SiP)裝置，且更確切地說，涉及實現(xiàn)跨越SiP裝置內(nèi)的集成電路的同步通信。

背景技術(shù)：

系統(tǒng)級封裝(SiP)技術(shù)目前嘗試互連單個半導體封裝內(nèi)的眾多半導體裝置。SiP技術(shù)包括各種互連技術(shù)，例如，利用銅柱互連、倒裝芯片互連、互連結(jié)構(gòu)等等。

技術(shù)實現(xiàn)要素：

在本發(fā)明的一個實施例中，提供一種半導體裝置，該半導體裝置包括實施在半導體裝置的物理接口上的鎖定控制邏輯，其中鎖定控制邏輯被配置成產(chǎn)生模式控制信號，該模式控制信號指示半導體裝置的解鎖工作模式和鎖定工作模式中的一個工作模式。該半導體裝置還包括在物理接口上實施的互連電路，其中該互連電路包括時鐘產(chǎn)生電路，該時鐘產(chǎn)生電路耦合到互連件且被配置成接收本地時鐘信號，該本地時鐘信號基于經(jīng)由互連件從主機半導體裝置接收的源時鐘信號在半導體裝置上產(chǎn)生，并且基于本地時鐘信號輸出物理接口(PHY)時鐘信號。在鎖定工作模式期間PHY時鐘信號包括本地時鐘信號，并且在解鎖工作模式期間PHY時鐘信號包括本地時鐘信號的反相版本。半導體裝置還包括第一觸發(fā)器(FF)，該第一觸發(fā)器具有耦合到互連件的輸入以從互連件接收數(shù)據(jù)、具有耦合到PHY時鐘信號的時鐘輸入，并且被配置成在解鎖工作模式和鎖定工作模式期間在PHY時鐘信號的正邊沿處鎖存數(shù)據(jù)。

上述實施例的一個方面假設(shè)互連電路進一步包括第二FF，該第二FF具有被配置成接收本地時鐘信號的時鐘輸入、具有耦合第一FF的輸出的輸入以從第一FF接收數(shù)據(jù)，并且被配置成在解鎖工作模式和鎖定工作模式期間在本地時鐘信號的正邊沿上鎖存數(shù)據(jù)。

上述實施例的另一方面假設(shè)互連電路進一步包括多路復用器，該多路復用器具有耦合到第一FF的輸出的第一輸入、具有耦合到第二FF的輸出的第二輸入，并且被配置成在鎖定工作模式期間選擇第一輸入，且在解鎖工作模式期間選擇第二輸入。

上述實施例的另一方面假設(shè)互連電路進一步包括隔離電路，該隔離電路具有耦合到多路復用器的輸出的輸入、具有耦合到半導體裝置的內(nèi)部電路的輸出，并且被配置成在從解鎖模式到鎖定模式的轉(zhuǎn)換過程期間隔離通過多路復用器選擇的數(shù)據(jù)與內(nèi)部電路。

上述實施例的另一方面假設(shè)互連電路進一步包括時鐘對準塊，該時鐘對準塊被配置成基于從互連件接收的源時鐘信號產(chǎn)生本地時鐘信號。在解鎖工作模式期間本地時鐘信號并不與源時鐘信號對準，并且在鎖定工作模式期間本地時鐘信號與源時鐘信號對準。

上述實施例的另一方面假設(shè)互連電路進一步包括耦合到互連件的電平位移器，該電平位移器具有耦合到第一FF的輸入的輸出，并且被配置成移位接收到的源時鐘信號的電壓電平和從互連件接收到的數(shù)據(jù)。

上述實施例的另一方面假設(shè)鎖定控制邏輯進一步被配置成：響應(yīng)于半導體裝置的啟動過程而產(chǎn)生指示解鎖工作模式的模式控制信號；響應(yīng)于從主機半導體裝置接收到的停止確認信號而產(chǎn)生隔離控制信號；并且在停止確認信號被清除之后產(chǎn)生指示鎖定工作模式的模式控制信號。

上述實施例的另一方面假設(shè)在鎖定工作模式期間本地時鐘信號包括等于或大于400Mhz的時鐘頻率，并且在解鎖工作模式期間本地時鐘信號包括低于400Mhz的時鐘頻率。

在本發(fā)明的另一個實施例中，提供一種半導體裝置，該半導體裝置包括實施在半導體裝置的物理接口上的鎖定控制邏輯，其中鎖定控制邏輯被配置成產(chǎn)生模式控制信號，該模式控制信號指示半導體裝置的解鎖工作模式和鎖定工作模式中的一個工作模式。該半導體裝置還包括在物理接口上實施的互連電路，其中該互連電路包括時鐘產(chǎn)生電路，該時鐘產(chǎn)生電路耦合到互連件且被配置成接收第一本地時鐘信號，該第一本地時鐘信號基于經(jīng)由互連件從主機半導體裝置接收的第一源時鐘信號在半導體裝置上產(chǎn)生，并且基于第一本地時鐘信號輸出物理接口(PHY)時鐘信號。在鎖定工作模式期間PHY時鐘信號包括第一本地時鐘信號，并且在解鎖工作模式期間PHY時鐘信號包括第一本地時鐘信號的反相版本。該半導體裝置還包括：第一保持觸發(fā)器(FF)，該第一保持觸發(fā)器具有耦合到互連件的輸入以接收與第一數(shù)據(jù)信號相關(guān)聯(lián)的第一數(shù)據(jù)、具有耦合到PHY時鐘信號的時鐘輸入，并且被配置成在PHY時鐘信號的正邊沿處鎖存第一數(shù)據(jù)；以及第二保持FF，其具有耦合到互連件的輸入以接收與第二數(shù)據(jù)信號相關(guān)聯(lián)的第二數(shù)據(jù)、具有耦合到PHY時鐘信號的時鐘輸入，并且被配置成在PHY時鐘信號的正邊沿處鎖存第二數(shù)據(jù)。第一保持FF和第二保持FF被配置成在解鎖工作模式和鎖定工作模式期間在PHY時鐘信號的順序正邊沿上相應(yīng)地鎖存第一數(shù)據(jù)和第二數(shù)據(jù)。

上述實施例的另一方面假設(shè)互連電路進一步包括第一FF，該第一FF具有耦合到第一保持FF的輸出的輸入以從第一保持FF接收第一數(shù)據(jù)、具有耦合到第二本地時鐘信號的時鐘輸入，并且被配置成在第二本地時鐘信號的正邊沿上鎖存第一數(shù)據(jù)。第二本地時鐘信號基于經(jīng)由互連件從主機半導體裝置接收的第二源時鐘信號在半導體裝置上產(chǎn)生，并且第一本地時鐘信號與第二本地時鐘信號相比較快?；ミB電路進一步包括第二FF，該第二FF具有耦合到第二保持FF的輸出的輸入以從第二保持FF接收第二數(shù)據(jù)、具有耦合到第二本地時鐘信號的時鐘輸入，并且被配置成在第二本地時鐘信號的正邊沿上鎖存第二數(shù)據(jù)。

上述實施例的另一方面假設(shè)互連電路進一步包括多路復用器，該多路復用器具有耦合到第二FF保持的輸出的第一輸入、具有耦合到第二FF的輸出的第二輸入，并且多路復用器被配置成在鎖定工作模式期間選擇第一輸入，并且在解鎖工作模式期間選擇第二輸入。

上述實施例的另一方面假設(shè)互連電路進一步包括：第一隔離電路，該第一隔離電路具有耦合到第一FF的輸出的輸入、具有耦合到半導體裝置的內(nèi)部電路的輸出，并且被配置成在從解鎖模式到鎖定模式的轉(zhuǎn)換過程期間隔離第一數(shù)據(jù)與內(nèi)部電路；以及第二隔離電路，該第二隔離電路具有耦合到多路復用器的輸出的輸入、具有耦合到半導體裝置的內(nèi)部電路的輸出，并且被配置成在轉(zhuǎn)換過程期間隔離通過多路復用器選擇的數(shù)據(jù)與內(nèi)部電路。

上述實施例的另一方面假設(shè)互連電路進一步包括時鐘對準塊，該時鐘對準塊被配置成基于從互連件接收的第一源時鐘信號產(chǎn)生第一本地時鐘信號。在解鎖工作模式期間第一本地時鐘信號并不與源時鐘信號對準，并且在鎖定工作模式期間第一本地時鐘信號與源時鐘信號對準。

上述實施例的另一方面假設(shè)互連電路進一步包括電平位移器，該電平位移器耦合到互連件、具有耦合到第一保持FF的輸入且耦合和第二保持FF的輸入的輸出，并且被配置成移位第一源時鐘信號的電壓電平、第一數(shù)據(jù)以及從互連件接收的第二數(shù)據(jù)。

上述實施例的另一方面假設(shè)鎖定控制邏輯進一步被配置成：響應(yīng)于半導體裝置的啟動過程而產(chǎn)生指示解鎖工作模式的模式控制信號；響應(yīng)于從主機半導體裝置接收到的停止確認信號而產(chǎn)生隔離控制信號；并且在停止確認信號被清除之后產(chǎn)生指示鎖定工作模式的模式控制信號。

上述實施例的另一方面假設(shè)在鎖定工作模式期間第一本地時鐘信號包括等于或大于400Mhz的時鐘頻率，并且在解鎖工作模式期間第一本地時鐘信號包括低于400Mhz的時鐘頻率。

在本發(fā)明的另一個實施例中，提供一種方法，該方法包括：從主要半導體裝置中接收源時鐘信號，其中源時鐘信號經(jīng)由耦合主要半導體裝置和輔助半導體裝置的互連件通過輔助半導體裝置接收；基于源時鐘信號在輔助半導體裝置上產(chǎn)生本地時鐘信號；在輔助半導體裝置上產(chǎn)生模式控制信號，其中模式控制信號指示輔助半導體裝置的解鎖工作模式和鎖定工作模式中的一個工作模式；基于本地時鐘信號產(chǎn)生物理接口(PHY)時鐘信號，其中在鎖定工作模式期間PHY時鐘信號包括本地時鐘信號，并且在解鎖工作模式期間PHY時鐘信號包括本地時鐘信號的反相版本；以及鎖存經(jīng)由互連件從主要半導體裝置接收的數(shù)據(jù)，其中在解鎖工作模式和鎖定工作模式期間在PHY時鐘信號的正邊沿處執(zhí)行鎖存。

上述實施例的另一方面假設(shè)該方法進一步包括鎖存經(jīng)由互連件從主要半導體裝置接收到的第二數(shù)據(jù)，其中鎖存第二數(shù)據(jù)在解鎖工作模式和鎖定工作模式期間在PHY時鐘信號的順序正邊沿上執(zhí)行。

上述實施例的另一方面假設(shè)該方法進一步包括響應(yīng)于輔助半導體裝置的啟動過程而產(chǎn)生指示解鎖工作模式的模式控制信號；以及響應(yīng)于與主要半導體裝置的停止通信而在輔助半導體裝置上產(chǎn)生轉(zhuǎn)換控制信號。響應(yīng)于檢測到主要半導體裝置的鎖相環(huán)電路被鎖定，通過主要半導體裝置啟動停止通信，并且轉(zhuǎn)換控制信號被配置成停止鎖存數(shù)據(jù)。

上述實施例的另一方面假設(shè)該方法進一步包括響應(yīng)于與主要半導體裝置的鎖定通信而產(chǎn)生指示鎖定工作模式的模式控制信號。響應(yīng)于主要半導體裝置的振蕩器達到最小時鐘頻率而通過主要半導體裝置開始鎖定通信，并且在鎖定工作模式期間本地時鐘信號與源時鐘信號對準。

附圖說明

通過參考附圖，可以更好地理解本發(fā)明，并且使得本領(lǐng)域的技術(shù)人員清楚本發(fā)明的多個目的、特征和優(yōu)點。

圖1示出描繪根據(jù)一些實施例的經(jīng)由主要半導體裝置與輔助半導體裝置之間的互連電路的實例通信的框圖，本發(fā)明在這些主要半導體裝置與輔助半導體裝置中實施。

圖2到3示出根據(jù)本發(fā)明的一些實施例的實施在輔助半導體裝置的物理接口上的實例互連電路和鎖定控制邏輯。

圖4示出根據(jù)本發(fā)明的一些實施例的在輔助半導體裝置的物理接口上實施的實例時鐘產(chǎn)生電路。

圖5示出描繪根據(jù)本發(fā)明的一些實施例的通過轉(zhuǎn)換控制邏輯實施的過程的流程圖，該轉(zhuǎn)換控制邏輯在主要半導體裝置的物理接口上實施。

圖6到9示出根據(jù)本發(fā)明的一些實施例的在同步數(shù)據(jù)通信的解鎖和鎖定模式期間存在于半導體裝置的多個節(jié)點處的實例時鐘、控制以及數(shù)據(jù)信號的波形。

本發(fā)明借助于例子來進行說明且不受附圖限制，在附圖中，除非另外指出，否則類似的附圖標記指示類似的元件。為簡單和清晰起見示出圖中的元件，并且這些元件未必按比例繪制。

具體實施方式

以下內(nèi)容闡述意圖說明本發(fā)明且不應(yīng)視為限制的各種實施例的詳細描述。

概述

集成電路通常包括同步元件，或必須使用時鐘信號進行同步的元件。當時鐘信號經(jīng)由時鐘分布網(wǎng)絡(luò)分布到集成電路中的元件時，歸因于影響時鐘信號的各種因素，例如，到達元件的不同路徑長度、溫度變化、電磁干擾、電阻-電容耦合、用于時鐘分布網(wǎng)絡(luò)的緩沖器的傳播延遲等等，時鐘信號可能在不同時間到達元件。為了集成電路恰當?shù)夭僮?，必須通過平衡跨集成電路的時鐘信號以確保同步元件同時接收到時鐘信號的邏輯電平變化來減少此類時鐘偏斜。

系統(tǒng)級封裝(SiP)技術(shù)目前嘗試互連單個半導體封裝(或SiP封裝)內(nèi)的眾多不同類型的半導體裝置(或SiP裝置)。不同SiP裝置的集成電路還包括同步元件。許多高性能應(yīng)用要求在SiP封裝內(nèi)的同步通信，在SiP封裝內(nèi)SiP裝置的各種同步元件必須同步。當前的解決方案通常利用SiP裝置的每個互連接口上的接口邏輯內(nèi)的跨時鐘域邏輯。然而，跨時鐘域可能導致在信號從一個時鐘域跨越到另一個時鐘域時針對高性能應(yīng)用的大量時延懲罰。

常規(guī)地，DLL(延遲鎖相環(huán))電路已經(jīng)實施在SiP封裝的輔助裝置上以鎖定到從SiP的主裝置接收的時鐘信號。然而，此常規(guī)解決方案的一個限制是DLL電路技術(shù)在低頻率下并不能恰當?shù)夭僮?。舉例來說，包括每元件25皮秒的大量延遲元件的DLL將僅能在最低300MHz下操作。對于絕大部分的SiP啟動情況，這是嚴重的操作性限制，該限制對于許多高性能應(yīng)用是明顯不可接受的。

本發(fā)明提供分區(qū)到兩個裝置上的同步邏輯之間的同步數(shù)據(jù)通信，甚至當常規(guī)的時鐘同步組件不可操作時也是如此。通過主機裝置將源時鐘信號提供到SiP封裝的一個或多個輔助裝置或擴展裝置。本文中論述了裝置操作的兩個模式：解鎖模式和鎖定模式(也被稱作解鎖(unLock)模式和鎖定(lock)模式)。在解鎖模式期間，主機裝置上的源時鐘信號并不與輔助裝置上的時鐘信號相位對準(例如，并不鎖定)。數(shù)據(jù)在源時鐘信號的正邊沿上從主機裝置驅(qū)動到輔助裝置，而在解鎖模式期間，數(shù)據(jù)在源時鐘信號的負邊沿上鎖存在輔助裝置上。在一些實施例中，在解鎖模式期間源時鐘信號具有低時鐘頻率，例如，小于300MHz的頻率。在其它實施例中，在解鎖模式期間源時鐘信號利用并非低時鐘頻率的時鐘頻率，例如，高于300MHz。隨著源時鐘信號遍歷主機裝置與輔助裝置之間的互連電路，源時鐘信號經(jīng)歷延遲，以及由輔助裝置上的時鐘產(chǎn)生電路和時鐘分布網(wǎng)絡(luò)產(chǎn)生的時鐘插入延遲。在一些實施例中，選擇源時鐘信號的時鐘頻率以確保源時鐘信號所經(jīng)歷的延遲小于源時鐘信號的周期的一半。

在鎖定模式期間，主機裝置上的源時鐘信號與輔助裝置上的接收到的源時鐘信號相位對準(例如，被鎖定)，其中輔助裝置上的時鐘對準電路補償源時鐘信號在到達輔助裝置時所經(jīng)歷的延遲。數(shù)據(jù)在源時鐘信號的正邊沿上從主機裝置驅(qū)動到輔助裝置，并且在鎖定模式期間，數(shù)據(jù)在源時鐘信號的正邊沿上鎖存在輔助裝置上。在一些實施例中，在鎖定模式期間源時鐘信號具有高時鐘頻率，例如，在300MHz到超過1GHz的范圍內(nèi)的頻率。在其它實施例中，源時鐘信號利用并非高時鐘頻率的時鐘頻率，例如，低于300MHz的頻率。

在一些實施例中，主機裝置和輔助裝置各自具有在解鎖模式期間未啟用的(且因此未鎖定的)PLL，例如，在包括主機裝置和輔助裝置的SiP的啟動(或需要解鎖模式操作的其它情況)之后。在啟動之后，PLL隨后被啟用且鎖定以將主機裝置和輔助裝置轉(zhuǎn)換到鎖定模式。以此方式，本發(fā)明提供用于單個相位時鐘域接口內(nèi)的兩個管芯之間的同步數(shù)據(jù)通信的靈活的且低時延的解決方案而不含任何時鐘域交叉點，因此避免了時延和性能懲罰。

實例實施例

圖1示出描繪經(jīng)由主要半導體裝置與輔助半導體裝置之間的互連電路的實例通信的簡化的框圖，例如，在實施本發(fā)明的系統(tǒng)100的管芯1 105(1)與管芯2 105(2)之間。在一些實施例中，管芯1是主機裝置并且管芯2是擴展裝置，該擴展裝置被配置成作為系統(tǒng)級封裝(SiP)封裝135的一部分與管芯1同步通信。雖然管芯1和管芯2包括大量組件，但是在圖1中省略了許多組件以保持簡單性。

管芯1包括芯片上同步邏輯130(1)并且管芯2包括芯片上同步邏輯130(2)，其中芯片上同步邏輯130(1)和130(2)被配置成經(jīng)由互連件120彼此交換數(shù)據(jù)。芯片上同步邏輯130(1)包括被配置成與芯片上同步邏輯130(2)的同步元件同步通信的同步元件。芯片上同步邏輯130(1)和130(2)的實例實施例包括被配置成跨越管芯1和管芯2同步通信的同步總線。

管芯1包括物理接口140(1)并且管芯2包括物理接口140(2)。物理接口140(1)和140(2)各自包括互連電路，該互連電路被配置成使得能夠在管芯1與管芯2之間進行通信，其中物理接口140(1)和140(2)經(jīng)由互連件120連接?；ミB件120的實例包括但不限于各種互連技術(shù)中的任一種技術(shù)，例如，銅柱互連技術(shù)(例如，用于堆疊裝置)、倒裝芯片互連技術(shù)(例如，用于倒裝芯片裝置)、互連結(jié)構(gòu)(例如，用于一些類型的SiP裝置)等等。

物理接口140(1)和140(2)的互連電路各自包括用于存儲待在互連件120上發(fā)射的數(shù)據(jù)的一組發(fā)射數(shù)據(jù)寄存器(例如，同步元件，例如，觸發(fā)器)，和用于存儲從互連件120接收的數(shù)據(jù)的一組接收數(shù)據(jù)寄存器。物理接口140(1)的發(fā)射和接收數(shù)據(jù)寄存器耦合到管芯1的內(nèi)部電路，例如，提供待發(fā)射的數(shù)據(jù)到管芯2或接收從管芯2接收的數(shù)據(jù)的芯片上同步邏輯130(1)。類似地，物理接口140(2)的發(fā)射和接收數(shù)據(jù)寄存器耦合到管芯2的內(nèi)部電路，例如，提供待發(fā)射的數(shù)據(jù)到管芯1或接收從管芯1接收的數(shù)據(jù)的芯片上同步邏輯130(2)。管芯1的發(fā)射數(shù)據(jù)寄存器組經(jīng)由一組數(shù)據(jù)線耦合到管芯2的接收數(shù)據(jù)寄存器組，這一組數(shù)據(jù)線示出為管芯2數(shù)據(jù)輸入數(shù)據(jù)線(Die 2 Data In data lines)(例如，用于從管芯1到管芯2傳輸數(shù)據(jù)的數(shù)據(jù)線)。管芯2的發(fā)射數(shù)據(jù)寄存器組經(jīng)由另一組數(shù)據(jù)線耦合到管芯1的接收數(shù)據(jù)寄存器組，這另一組數(shù)據(jù)線示出為管芯1數(shù)據(jù)輸入數(shù)據(jù)線(Die 1 Data In data lines)(例如，用于從管芯2到管芯1傳輸數(shù)據(jù)的數(shù)據(jù)線)。

在一些實施例中，互連電路實施時分多路復用(TDM)以便經(jīng)由公用信道發(fā)射和接收兩個或兩個以上獨立數(shù)據(jù)信號的交替數(shù)據(jù)(例如，多個數(shù)據(jù)信號的數(shù)據(jù)經(jīng)由管芯2數(shù)據(jù)輸入數(shù)據(jù)線和管芯1數(shù)據(jù)輸入數(shù)據(jù)線發(fā)射和接收)。在下文中結(jié)合圖3進一步論述本發(fā)明的TDM實施方案。并且，在本文中論述的實施例中，互連電路包括技術(shù)轉(zhuǎn)換電路，例如，允許不同技術(shù)的管芯彼此通信的電平位移電路。因此，管芯1和管芯2關(guān)于彼此的管芯類型是不可知的。

管芯1還包括實施在物理接口140(1)上的源時鐘塊110。源時鐘塊110被配置成提供一個或多個時鐘信號，包括同步源時鐘信號(示出為源CLK)。在一些實施例中，一個或多個時鐘信號還包括到管芯2的由星號表示的較快同步源時鐘信號(示出為源CLK*)。源CLK*是具有為源CLK的頻率的某一因子(例如，某一倍)的頻率的時鐘信號。在本文中論述的實施例中，源CLK*具有源CLK兩倍快的頻率，但也可以實施源CLK*的其它頻率(例如，四倍快)。源時鐘塊110包括：時鐘產(chǎn)生電路，用于產(chǎn)生一個或多個時鐘信號，包括，源CLK和源CLK*；以及時鐘分布網(wǎng)絡(luò)，該時鐘分布網(wǎng)絡(luò)在管芯1上分布時鐘信號，包括分布源CLK和源CLK*到互連件120。管芯2包括時鐘對準塊(下文進一步論述)，該時鐘對準塊包括時鐘產(chǎn)生電路和時鐘分布網(wǎng)絡(luò)。管芯1還包括時鐘對準控制電路，該時鐘對準控制電路被配置成啟用(例如，在鎖定模式期間)或停用(例如，在解鎖模式期間)管芯2上的時鐘對準塊。當啟用時，管芯2上的時鐘對準塊被配置成(例如，利用延遲鎖相環(huán)(DLL)、鎖相環(huán)(PLL)等等)在管芯2上對準時鐘信號以補償引入到時鐘信號中的任何延遲(例如，由遍歷管芯1與管芯2之間的互連電路產(chǎn)生的延遲，從時鐘產(chǎn)生電路產(chǎn)生的延遲，以及從時鐘分布網(wǎng)絡(luò)產(chǎn)生的延遲)。

管芯1包括在物理接口140(1)上實施的轉(zhuǎn)換控制邏輯115并且管芯2包括在物理接口140(2)上實施的鎖定控制邏輯125。在一些實施例中，轉(zhuǎn)換控制邏輯115和鎖定控制邏輯125至少部分實施為軟件，該軟件包括設(shè)計成用于由相應(yīng)地實施在管芯1和管芯2上的處理器電路執(zhí)行的一系列操作。在一些實施例中，轉(zhuǎn)換控制邏輯115和鎖定控制邏輯125至少部分實施為實施一系列操作的硬件。轉(zhuǎn)換控制邏輯115被配置成操作硬件，例如，物理接口140(1)上的發(fā)射和接收數(shù)據(jù)寄存器，并且鎖定控制邏輯125被配置成操作硬件，例如，物理接口140(2)上的發(fā)射和接收寄存器。

轉(zhuǎn)換控制邏輯115和鎖定控制邏輯125被配置成實施管芯1與管芯2之間的兩種模式的同步數(shù)據(jù)通信：解鎖模式和鎖定模式。在解鎖和鎖定模式期間，在管芯1上利用源CLK操作物理接口140(1)上的發(fā)射和接收數(shù)據(jù)寄存器，同時利用產(chǎn)生在管芯2上的物理接口時鐘信號(也被稱作PHY CLK，下文結(jié)合圖4進一步論述)以操作物理接口140(2)上的發(fā)射和接收數(shù)據(jù)寄存器。解鎖模式假設(shè)源CLK和PHY CLK并未彼此相位對準(例如，PHY CLK的正時鐘邊沿以某一延遲在源CLK的正時鐘邊沿之后，例如，一個或多個納秒)。在一些實施例中，解鎖模式還假設(shè)源CLK和PHY CLK利用低時鐘頻率(例如，在0Hz到最多300Mhz的范圍內(nèi)的頻率)。同樣在解鎖模式期間，在管芯2上利用源CLK的負邊沿以確保避免維持時間問題(該問題可由于管芯2上的時鐘插入延遲而出現(xiàn))，如下文進一步論述。在解鎖模式期間，數(shù)據(jù)在源CLK的正邊沿上從管芯1驅(qū)動到管芯2，并且數(shù)據(jù)在(接收到的)源CLK的負邊沿上鎖存在管芯2上的接收寄存器中。數(shù)據(jù)在(接收到的)源CLK的正邊沿上從管芯2驅(qū)動到管芯1，并且數(shù)據(jù)在源CLK的正邊沿上鎖存在管芯1的接收寄存器中。

鎖定模式假設(shè)源CLK和PHY CLK利用典型的時鐘頻率(例如，在300Mhz到最多若干Ghz的范圍內(nèi)的頻率)并且是彼此相位對準的(例如，PHY CLK的正時鐘邊沿與源CLK的正時鐘邊沿在+/-100皮秒內(nèi)對準)。在鎖定模式期間，數(shù)據(jù)在源CLK的正邊沿上從管芯1驅(qū)動到管芯2，并且數(shù)據(jù)在與源CLK對準的(接收到的)源CLK的正邊沿上鎖存在管芯2上的接收寄存器中。數(shù)據(jù)繼續(xù)在(接收到的)源CLK的正邊沿上從管芯2驅(qū)動到管芯1，并且數(shù)據(jù)在源CLK的正邊沿上鎖存在管芯1的接收寄存器中。

通常在啟動之后，轉(zhuǎn)換控制邏輯115和鎖定控制邏輯125在管芯1和管芯2上實施通信的解鎖模式(例如，解鎖模式是管芯1與管芯2之間的通信的默認啟動模式)。轉(zhuǎn)換控制邏輯115被配置成開始從解鎖模式到鎖定模式的轉(zhuǎn)換過程，其中轉(zhuǎn)換控制邏輯115和鎖定控制邏輯125在轉(zhuǎn)換過程期間彼此通信，方法是確證和清除包括停止請求信號、停止信號、停止確認信號、鎖定請求信號和鎖定信號的一組信號。在圖1中示出了每個此類信號的組的方向。下文中結(jié)合圖5進一步論述了從解鎖模式到鎖定模式的轉(zhuǎn)換過程。在下文結(jié)合圖2和3進一步論述在解鎖模式和鎖定模式期間物理接口140(2)的互連電路的操作。

圖2示出實施在輔助半導體裝置的物理接口上的互連電路200和鎖定控制邏輯125的實施例，該輔助半導體裝置例如管芯2 105(2)。在所示的實施例中，物理接口140(2)的互連電路200包括電平位移器205、時鐘對準塊210、觸發(fā)器(FF)230、FF 235、多路復用器240、隔離電路245，以及物理接口時鐘信號(PHY CLK)產(chǎn)生電路400。鎖定控制邏輯125被配置成控制互連電路以在解鎖模式或鎖定模式中操作，如下文進一步論述。

在所示的實施例中，經(jīng)由互連件120從主要半導體裝置(例如，管芯1 105(1))接收的信號被路由到互連電路的電平位移器205。雖然為了簡單起見示出了單個電平位移器205，但是電平位移器205表示多個電平位移器，一個電平位移器用于互連件120的每個信號。電平位移器205包括技術(shù)轉(zhuǎn)換電路，該轉(zhuǎn)換電路被配置成將從管芯(例如，管芯1)接收的信號調(diào)節(jié)成管芯2的內(nèi)部電路所利用的電平。從管芯1接收的信號包括時鐘信號，即源CLK。在所示的實施例中，電平位移器205將源CLK的經(jīng)電平位移版本(示出為接收到的源CLK)作為輸入時鐘信號提供到時鐘對準塊210。從管芯1接收的信號還包括數(shù)據(jù)信號，其中電平位移器205將數(shù)據(jù)信號的經(jīng)電平位移版本提供到FF 230。

在其它實施例中，電平位移器205并不包括于物理接口140(2)的互連電路中(例如，電平位移器可實際上包括于管芯1的物理接口140(1)的互連電路中，或電平位移器可能不存在于管芯1或管芯2上)。在此類實施例中，經(jīng)由互連件120接收的數(shù)據(jù)信號和源CLK信號實際上相應(yīng)地被路由到FF 230和時鐘對準塊210。

時鐘對準塊210包括時鐘產(chǎn)生電路，該時鐘產(chǎn)生電路利用所輸入的接收到的源CLK信號來產(chǎn)生包括本地時鐘信號CLK的一個或多個時鐘信號。時鐘對準塊210還包括將多個時鐘信號分布到管芯2上的同步元件的時鐘分布網(wǎng)絡(luò)。在解鎖模式期間，時鐘對準塊210并不使管芯2上的CLK與管芯1上的源CLK相位對準，其中CLK的正邊沿以某一總延遲(例如，若干納秒)從源CLK的正邊沿延遲。此類總延遲包括(但不限于)，由遍歷管芯1和管芯2上的互連電路產(chǎn)生的互連延遲、由遍歷電平位移器205產(chǎn)生的延遲，以及由管芯2上的時鐘產(chǎn)生電路和時鐘分布網(wǎng)絡(luò)產(chǎn)生的時鐘插入延遲。在鎖定模式期間，時鐘對準塊210使管芯2上的CLK與管芯1上的源CLK相位對準，其中CLK的正邊沿在某一最小范圍的延遲內(nèi)(例如，在100皮秒內(nèi))與源CLK的正邊沿對準。包括于時鐘對準塊210中的電路的實例包括但不限于延遲鎖相環(huán)(DLL)、鎖相環(huán)(PLL)和被配置成產(chǎn)生可調(diào)節(jié)的周期性時鐘信號的類似電路。

PHY CLK產(chǎn)生電路400接收CLK和解鎖啟用信號250。PHY CLK產(chǎn)生電路400被配置成在解鎖模式和鎖定模式期間基于CLK產(chǎn)生PHY CLK，如通過由鎖定控制邏輯125產(chǎn)生的解鎖啟用信號250所指示的。在圖2的實施例中，在鎖定模式期間利用CLK的非反相版本作為PHY CLK，并且在解鎖模式期間利用CLK的反相版本作為PHY CLK，其中在這兩個模式期間PHY CLK的時鐘頻率基本上等于CLK的時鐘頻率。在另一個實施例中(例如，下文結(jié)合圖3論述的)，PHY CLK具有為CLK的某一因子的時鐘頻率(例如，兩倍快)。在兩個所示出的實施例中，CLK(該CLK基于接收到的源CLK產(chǎn)生)在解鎖模式期間具有低時鐘頻率(例如，小于300MHz)并且在鎖定模式期間具有高頻率(例如，等于或大于300MHz)。PHY CLK產(chǎn)生電路400將PHY CLK提供到FF230的時鐘輸入并且將CLK提供到FF 235的時鐘輸入。

電平位移器205將接收到的數(shù)據(jù)信號的數(shù)據(jù)輸出到FF 230，該FF230繼而將數(shù)據(jù)輸出到FF 235。在圖2的實施例中，F(xiàn)F 230在解鎖模式期間在CLK的負邊沿上鎖存數(shù)據(jù)并且在鎖定模式期間在CLK的正邊沿上鎖存數(shù)據(jù)。為了實現(xiàn)此觸發(fā)方案，在解鎖模式和鎖定模式這兩者中，F(xiàn)F 230通過PHY CLK計時并且被觸發(fā)以在PHY CLK的正邊沿上存儲數(shù)據(jù)，其中在解鎖模式期間PHY CLK的正邊沿與CLK的負邊沿對準，并且其中在鎖定模式期間PHY CLK的正邊沿與CLK的正邊沿對準。在解鎖模式和鎖定模式這兩者期間，F(xiàn)F 235在CLK的正邊沿上鎖存數(shù)據(jù)。如下文進一步論述，F(xiàn)F 235在解鎖模式期間存儲待同步到芯片上同步邏輯130(2)的數(shù)據(jù)。下文結(jié)合圖4進一步論述了PHY CLK產(chǎn)生電路400。

接收到的數(shù)據(jù)信號的數(shù)據(jù)在觸發(fā)PHY CLK的時鐘邊沿(例如，正邊沿)之前必須在FF 230處保持穩(wěn)定達某一最小時間量以滿足FF 230的設(shè)置時間需要，并且在觸發(fā)PHY CLK的時鐘邊沿之后必須也在FF 230處保持穩(wěn)定達某一最小時間量以滿足FF 230的保持時間需要。當設(shè)置和保持時間滿足時，在PHY CLK的給定時鐘周期期間(例如，在觸發(fā)邊沿間測量的周期)，F(xiàn)F 230成功地存儲和輸出由電平位移器205提供的數(shù)據(jù)。由于在管芯2上經(jīng)歷的時鐘插入延遲(由于PHY CLK和CLK不與源CLK相位對準)，所以PHY CLK的正邊沿失去與接收到的數(shù)據(jù)信號的數(shù)據(jù)的對準。為了做出補償，在解鎖模式期間FF 230利用CLK的負邊沿(該負邊沿相當于PHY CLK的正邊沿)以增大接收到的數(shù)據(jù)信號的數(shù)據(jù)保持穩(wěn)定的時間，以便滿足FF 230的保持時間需要，這也在下文中結(jié)合圖6和8論述。由于在鎖定模式期間PHY CLK和CLK與源CLK相位對準并且具有保持基本上與接收到的數(shù)據(jù)信號的數(shù)據(jù)對準的正邊沿，所以在鎖定模式期間FF 230利用CLK的正邊沿(該正邊沿相當于PHY CLK的正邊沿)以滿足FF 230的保持時間需求。類似地，由FF 230輸出的數(shù)據(jù)必須提供到FF 235以滿足FF 235的設(shè)置和保持時間需要，以便在CLK的下一個時鐘周期期間FF 235成功地存儲和輸出由FF 230提供的數(shù)據(jù)。由于FF 230利用CLK的負時鐘周期且FF 235利用CLK的正時鐘周期，因此確保了滿足保持時間需求的數(shù)據(jù)和CLK的正邊沿的重疊。

FF 230和FF 235的輸出提供為到多路復用器240的輸入。鎖定控制邏輯125被配置成控制多路復用器240以在解鎖模式或鎖定模式中操作，例如，通過將解鎖啟用信號250提供到多路復用器240，如下文進一步描述。從多路復用器240輸出的數(shù)據(jù)提供到隔離電路245，該隔離電路245被配置成當物理接口140(2)的互連電路從解鎖模式轉(zhuǎn)換到鎖定模式時隔離多路復用器240的輸出與目標內(nèi)部電路(例如，芯片上同步邏輯130(2))，如下文結(jié)合圖5進一步論述。隔離電路245受由鎖定控制邏輯125提供的隔離啟用信號255的控制。當隔離啟用255被激活時，隔離電路245隔離多路復用器240的輸出與管芯2的目標內(nèi)部電路，例如，通過將某一預(yù)定數(shù)據(jù)信號(例如，邏輯低數(shù)據(jù)信號)作為接收數(shù)據(jù)260輸出到目標內(nèi)部電路。當清除隔離啟用255時，在解鎖模式和鎖定模式這兩者期間，隔離電路245將多路復用器240的輸出作為接收數(shù)據(jù)260提供到目標內(nèi)部電路。

參考圖6中示出的實例波形圖論述在解鎖模式期間圖2的互連電路的操作。在圖6的頂部處示出管芯1源CLK 605的波形，其后是管芯2數(shù)據(jù)輸入線610(例如，數(shù)據(jù)從管芯1傳輸?shù)焦苄?)、管芯2 CLK 615，以及管芯1數(shù)據(jù)輸入線620的波形(例如，數(shù)據(jù)從管芯2傳輸?shù)焦苄?)的波形。應(yīng)注意在解鎖模式期間，管芯1上的接收寄存器在管芯1源CLK605的正邊沿上鎖存數(shù)據(jù)，例如，在時間點635處在管芯1數(shù)據(jù)輸入線620上鎖存數(shù)據(jù)。

在解鎖模式期間，當源CLK 605被發(fā)射到管芯2、在管芯2處被接收為接收到的源CLK并且被用以產(chǎn)生CLK 615時，引入一定量的總延遲625?？傃舆t625包括但不限于：由遍歷管芯1和管芯2上的互連電路的時鐘信號產(chǎn)生的互連延遲、由遍歷電平位移器205的時鐘信號產(chǎn)生的延遲，以及由時鐘對準塊210的時鐘產(chǎn)生電路和時鐘分布網(wǎng)絡(luò)產(chǎn)生的時鐘插入延遲。并且在解鎖模式期間，CLK 615和PHY CLK不與源CLK605相位對準。應(yīng)注意CLK 615波形基本上相當于接收到的源CLK的波形。在解鎖模式期間，CLK 615的反相版本在解鎖模式期間被用作PHYCLK，并且CLK 615和PHY CLK沒有與管芯1上的源CLK鎖定(并且也沒有與管芯2處的接收到的源CLK鎖定)。因此，CLK 615和PHY CLK經(jīng)歷管芯2上的時鐘插入延遲，這使得CLK 615和PHY CLK的正邊沿失去與在管芯2處接收到的數(shù)據(jù)610的對準。如果FF 230在CLK 615的正邊沿上被觸發(fā)，那么CLK 615的時鐘插入延遲將導致數(shù)據(jù)未能滿足設(shè)置時間或是足夠長時間有效以滿足FF 230的所需的保持時間(例如，在CLK的正時鐘邊沿之后數(shù)據(jù)應(yīng)該保持穩(wěn)定的最小時間量)。

為了消除此問題，在解鎖模式期間FF 230在CLK 615的負邊沿(該負邊沿相當于PHY CLK的正邊沿)上被觸發(fā)，增大了接收到的數(shù)據(jù)有效的時間量以滿足FF 230的所需的設(shè)置和保持時間。在時間點630處FF 230鎖存數(shù)據(jù)610(與在時間點640處在CLK 615的正邊沿上鎖存相反，在所示的實施例中，由于數(shù)據(jù)610轉(zhuǎn)換成新的值這會引起數(shù)據(jù)610的損耗)。由于數(shù)據(jù)是在時間點630處“先前”鎖存的(或者在時間點640處在CLK 615的正邊沿之前鎖存)，并且FF 230在單個PHY CLK周期(例如，在CLK 615的負邊沿之間測量的等效周期)上存儲數(shù)據(jù)，所以數(shù)據(jù)需要存儲另外的時間以確保在時間點650處在CLK 615的下一個正邊沿處可獲得數(shù)據(jù)。圖2中示出的實施例實施FF 235，該FF 235在解鎖模式期間在CLK 615的正邊沿上被觸發(fā)以在開始于時間點640處的后一CLK周期上存儲數(shù)據(jù)。當激活解鎖啟用信號250時(這指示實施解鎖模式)，多路復用器240從FF 235中選擇輸出，其中數(shù)據(jù)可在CLK615的下一個正邊沿上獲得而無需PHY CLK(和CLK 615)與管芯1上的源CLK相位對準。

參考圖7中示出的實例波形圖論述在鎖定模式期間圖2的互連電路的操作。在圖7的頂部處示出管芯1源CLK 705的波形，其后是管芯2數(shù)據(jù)輸入線710(例如，數(shù)據(jù)從管芯1傳輸?shù)焦苄?)、管芯2 CLK 715，以及管芯1數(shù)據(jù)輸入線720的波形(例如，數(shù)據(jù)從管芯2傳輸?shù)焦苄?)的波形。如上文所指出，當源CLK 705被發(fā)射到管芯2、在管芯2處作為接收到的源CLK被接收并且被用以產(chǎn)生CLK 715時，引入一定量的延遲。從管芯之間的傳輸引入的延遲以及時鐘插入延遲通過時鐘對準塊210補償，從而引起CLK 715與源CLK 705相位對準。

在鎖定模式期間，利用CLK 715的非反相版本作為PHY CLK，導致PHY CLK也與源CLK 705相位對準。由于PHY CLK和CLK 715與源CLK 705相位對準，所以PHY CLK和CLK 715的正邊沿基本上保持與數(shù)據(jù)710對準，這滿足了FF 230的保持時間需求。應(yīng)注意數(shù)據(jù)710還可以經(jīng)歷近似等于互連延遲的延遲(例如由遍歷互連件120產(chǎn)生的延遲，該延遲還可包括由電平位移器205產(chǎn)生的延遲)，如下文結(jié)合圖9所論述應(yīng)注意在鎖定模式期間，管芯1上的接收寄存器繼續(xù)在管芯1源CLK 705的正邊沿上鎖存數(shù)據(jù)，例如，在時間點730處在管芯1數(shù)據(jù)輸入線720上鎖存數(shù)據(jù)。

在鎖定模式期間FF 230在CLK 715的正邊沿(該正邊沿相當于作為CLK的非反相版本的PHY CLK的正邊沿)上被觸發(fā)并且在時間點725處鎖存數(shù)據(jù)。由于數(shù)據(jù)在CLK 715的正邊沿上被鎖存并且FF 230在PHYCLK周期(例如，在CLK 715的正邊沿之間測量的等效周期)上存儲數(shù)據(jù)，所以數(shù)據(jù)可在時間點735處在CLK 715的下一個正邊沿處獲得，指示數(shù)據(jù)不必由FF 235再存儲另一個CLK周期。當清除解鎖啟用信號250時(這指示實施鎖定模式)，多路復用器240從FF 230(或連續(xù)FF的倒數(shù)第二個FF)中選擇輸出，其中數(shù)據(jù)可在CLK 715的正邊沿上獲得。

圖3示出在輔助半導體裝置的物理接口140(2)上實施的互連電路300和鎖定控制邏輯125的另一實施例，該輔助半導體裝置例如，管芯2105(2)。在所示的實施例中，物理接口140(2)的互連電路包括電平位移器205、時鐘對準塊210、時鐘相位追蹤器215、保持觸發(fā)器(FF)220(1)到(2)、觸發(fā)器235(1)到(2)、多路復用器240、隔離電路245(1)到(2)以及物理接口時鐘信號(PHY CLK)產(chǎn)生電路400。每個保持FF 220包括多路復用器225和FF 230。鎖定控制邏輯125被配置成控制互連電路以在解鎖模式或鎖定模式中操作，如下文進一步論述。

在所示的實施例中，管芯2實施時分多路復用(TDM)以經(jīng)由公用信道依次發(fā)射和接收兩個或兩個以上獨立數(shù)據(jù)信號的數(shù)據(jù)(例如，多個數(shù)據(jù)信號的數(shù)據(jù)經(jīng)由管芯2數(shù)據(jù)輸入數(shù)據(jù)線接收并且經(jīng)由管芯1數(shù)據(jù)輸入數(shù)據(jù)線發(fā)射)。源CLK的時鐘周期被劃分成多個部分，其中每個時鐘周期部分與獨立數(shù)據(jù)信號中的一個數(shù)據(jù)信號相關(guān)聯(lián)。每個獨立數(shù)據(jù)信號還與在物理接口140(2)的互連電路中實施的相應(yīng)的保持FF 220相關(guān)聯(lián)。當在與給定獨立數(shù)據(jù)信號相關(guān)聯(lián)的時鐘周期部分期間接收到數(shù)據(jù)時，將數(shù)據(jù)存儲在與給定獨立數(shù)據(jù)信號相關(guān)聯(lián)的保持FF 220中。在所示的實施例中，管芯2實施雙重信號TDM，其中兩個獨立數(shù)據(jù)信號在交替的基礎(chǔ)上被接收并且兩個保持FF被實施成存儲相關(guān)聯(lián)的數(shù)據(jù)信號的數(shù)據(jù)。如本文所論述，保持FF 220(1)與第一獨立數(shù)據(jù)信號相關(guān)聯(lián)并且保持FF 220(2)與第二獨立數(shù)據(jù)信號相關(guān)聯(lián)，然而應(yīng)注意術(shù)語“第一”和“第二”用于任意區(qū)分獨立數(shù)據(jù)信號且不一定指示數(shù)據(jù)信號的時間或其它優(yōu)先排序。下文進一步論述了保持FF 220(1)到(2)的操作。

在所示的實施例中，經(jīng)由互連件120從主要半導體裝置(例如，管芯1 105(1))接收的信號被路由到互連電路的電平位移器205。電平位移器205包括技術(shù)轉(zhuǎn)換電路，該轉(zhuǎn)換電路被配置成將從管芯(例如，管芯1)接收的信號調(diào)節(jié)成管芯2的內(nèi)部電路所利用的電平。舉例來說，接收到的信號處于某一標準信號電平，其中電平位移器205調(diào)節(jié)標準信號電平以匹配管芯2的內(nèi)部電路所使用的較低或較高的信號電平。從管芯1接收的信號包括兩個時鐘信號，源CLK和源CLK*，其中源CLK*與源CLK相比具有較快頻率(例如，兩倍快)，指示源CLK的時鐘周期被劃分成的部分的數(shù)目(例如，兩個)。在所示的實施例中，電平位移器205將兩個時鐘信號的經(jīng)電平位移版本(示出為接收到的源CLK和接收到的源CLK*)作為輸入時鐘信號提供到時鐘對準塊210。從管芯1接收的信號還包括TDM數(shù)據(jù)信號，其中電平位移器205提供TDM數(shù)據(jù)信號的經(jīng)電平位移版本到保持FF 220(1)和220(2)。

在其它實施例中，電平位移器205并不包括于物理接口140(2)的互連電路中(例如，電平位移器可實際上包括于管芯1的物理接口140(1)的互連電路中，或電平位移器可能不存在于管芯1或管芯2上)。在此類實施例中，經(jīng)由互連件120接收的TDM數(shù)據(jù)信號和時鐘信號實際上相應(yīng)地被路由到FF 220(1)到(2)和時鐘對準塊210。

時鐘對準塊210包括時鐘產(chǎn)生電路，該時鐘產(chǎn)生電路利用兩個輸入時鐘信號來產(chǎn)生一個或多個時鐘信號，包括具有某一時鐘頻率(例如，源CLK的時鐘頻率)的時鐘信號(示出為CLK)，以及具有為CLK的時鐘頻率的某一因子的時鐘頻率(例如，兩倍快，或源CLK*的時鐘頻率)的另一時鐘信號(示出為CLK*)。PHY CLK產(chǎn)生電路400實施在物理接口140(2)上并且被配置成利用CLK*以產(chǎn)生用于物理接口140(2)的時鐘信號，被稱作PHY CLK，該信號在下文中結(jié)合圖4論述。時鐘對準塊210還包括將多個時鐘信號分布到管芯2上的同步元件的時鐘分布網(wǎng)絡(luò)，包括將CLK和CLK*分布到時鐘相位追蹤器215。

鎖定控制邏輯125被配置成控制時鐘對準塊210以在解鎖模式或鎖定模式中操作，例如通過提供解鎖啟用信號250到時鐘對準塊210，該解鎖啟用信號250指示當前工作模式。在解鎖模式期間，時鐘對準塊210被配置成將接收到的源CLK和接收到的源CLK*相應(yīng)地作為CLK和CLK*提供到時鐘相位追蹤器215(其中在解鎖模式期間接收到的源CLK具有小于300MHz的低時鐘頻率)。在鎖定模式期間，時鐘對準塊210被配置成相應(yīng)地從接收到的源CLK和接收到的源CLK*產(chǎn)生CLK和CLK*，并且使管芯2上的CLK(其中在鎖定模式期間CLK具有等于或大于300MHz的時鐘頻率)與管芯1上的源CLK相位對準，以及使管芯2上的CLK*與管芯1上的源CLK*相位對準。包括于時鐘對準塊210中的電路的實例包括但不限于延遲鎖相環(huán)(DLL)、鎖相環(huán)(PLL)和被配置成產(chǎn)生可調(diào)節(jié)的周期性時鐘信號的類似電路。

PHY CLK產(chǎn)生電路400接收CLK*和解鎖啟用信號250。PHY CLK產(chǎn)生電路400被配置成在解鎖模式和鎖定模式期間基于CLK*產(chǎn)生PHYCLK，如解鎖啟用信號250所指示的。在兩個模式期間PHY CLK的時鐘頻率基本上等于CLK*的時鐘頻率。PHY CLK被提供到物理接口140(2)的保持FF 220。在解鎖模式期間，PHY CLK相當于物理接口140(2)上的CLK*的反相版本。在鎖定模式期間，PHY CLK相當于CLK*的非反相版本。保持FF 220(1)和220(2)被配置成在解鎖模式期間在CLK*的負邊沿上鎖存數(shù)據(jù)，并且在鎖定模式期間在CLK*的正邊沿上鎖存數(shù)據(jù)，如下文進一步論述。為了實現(xiàn)此觸發(fā)方案，在解鎖模式和鎖定模式這兩者中，兩個FF通過PHY CLK計時并且被觸發(fā)以在PHY CLK的正邊沿上存儲數(shù)據(jù)，其中在解鎖模式期間PHY CLK的正邊沿與CLK的負邊沿對準，并且其中在鎖定模式期間PHY CLK的正邊沿與CLK的正邊沿對準。

在解鎖模式期間，CLK*并不與管芯1上的源CLK*相位對準，其中CLK*是源CLK*的具有某一總延遲的延遲版本。此類總延遲類似地包括但不限于，由遍歷管芯1和管芯2上的互連電路的時鐘信號產(chǎn)生的互連延遲，由遍歷電平位移器205的時鐘信號產(chǎn)生的延遲，以及由時鐘對準塊210的時鐘產(chǎn)生電路和時鐘分布網(wǎng)絡(luò)產(chǎn)生的時鐘插入延遲。由于CLK*發(fā)生延遲，所以PHY CLK類似地以至少總延遲發(fā)生延遲(并且可以包括由引入在PHY CLK產(chǎn)生電路中的傳播延遲產(chǎn)生的另外的延遲)。在鎖定模式期間，CLK*與管芯1上的源CLK*相位對準，其中PHY CLK在某一最小范圍內(nèi)與CLK*相位對準。下文結(jié)合圖4進一步描述了PHY CLK產(chǎn)生電路400。

時鐘相位追蹤器215被配置成輸出一個或多個啟用信號以用于在物理接口140(2)上實施的保持FF，其中在相應(yīng)的時鐘周期部分期間啟用每個保持FF，在此期間接收到保持FF的相關(guān)聯(lián)數(shù)據(jù)信號的數(shù)據(jù)。由于雙重TDM在所示的實施例中實施(即，時鐘周期被劃分成兩個部分)，所以保持FF 220(1)和保持FF 220(2)交替地通過時鐘相位追蹤器215啟用。時鐘相位追蹤器215包括被配置成比較CLK和CLK*的相位且輸出啟用信號到保持FF 220(1)的電路。在時鐘周期部分期間激活啟用信號，在此期間接收到第一獨立數(shù)據(jù)信號的數(shù)據(jù)，該啟用信號使得保持FF 220(1)能夠存儲數(shù)據(jù)。將互補的啟用信號提供到保持FF 220(2)，如通過耦合到時鐘相位追蹤器215的輸出的反相器所示，該時鐘相位追蹤器215的輸出提供到保持FF 220(2)。在時鐘周期部分期間激活互補的啟用信號，在此期間接收到第二獨立數(shù)據(jù)信號的數(shù)據(jù)，該啟用信號使得保持FF 220(2)能夠存儲數(shù)據(jù)。

保持FF 220(1)包括多路復用器225(1)和FF 230(1)。由時鐘相位追蹤器215輸出的啟用信號被用作多路復用器225(1)的啟用信號E，其中由電平位移器205輸出的TDM數(shù)據(jù)信號作為輸入被提供到多路復用器225(1)。多路復用器225(1)的輸出作為輸入被提供到FF230(1)，該FF 230(1)由PHY CLK計時。FF 230(1)的輸出作為反饋輸入被提供到多路復用器225(1)。當激活啟用信號E時(這指示接收到與保持FF 220(1)相關(guān)聯(lián)的當前TDM數(shù)據(jù))，多路復用器225(1)選擇TDM數(shù)據(jù)信號輸入。多路復用器225(1)將TDM數(shù)據(jù)信號作為輸出提供到FF 230(1)。一旦時鐘周期部分完成，時鐘相位追蹤器215就清除啟用信號E，這使得多路復用器225(1)選擇反饋輸入。多路復用器225(1)類似地將反饋輸入作為輸出提供到FF 230(1)，從而滿足設(shè)置和保持時間需要，使得FF 230(1)能夠存儲和輸出當前TDM數(shù)據(jù)。以此方式，F(xiàn)F 230(1)繼續(xù)存儲和輸出當前TDM數(shù)據(jù)直至多路復用器225(1)選擇TDM數(shù)據(jù)信號輸入。

TDM數(shù)據(jù)信號在PHY CLK的正時鐘邊沿之前必須保持穩(wěn)定達某一最小時間量以滿足FF 230(1)的設(shè)置時間需要，并且在PHY CLK的正時鐘邊沿之后還必須保持穩(wěn)定達某一最小時間量以滿足FF 230(1)的保持時間需要。當滿足設(shè)置和保持時間時，F(xiàn)F 230(1)成功地存儲和輸出當前TDM數(shù)據(jù)。由于在管芯2上所經(jīng)歷的時鐘插入延遲(由于PHYCLK和CLK*沒有與源CLK相位對準)，所以PHY CLK的正邊沿失去與TDM數(shù)據(jù)的對準。為了進行補償，在解鎖模式期間FF 230(1)利用CLK*的負邊沿(該負邊沿相當于PHY CLK的正邊沿)以增大TDM數(shù)據(jù)保持穩(wěn)定的時間以便滿足FF 230(1)的保持時間需要，這還在下文中結(jié)合圖8進行論述。因此，在解鎖模式中，源CLK的頻率限于近似管芯到管芯延遲的一半加上管芯2時鐘插入延遲。由于在鎖定模式期間PHY CLK和CLK*與源CLK相位對準并且具有保持基本上與接收到的數(shù)據(jù)信號的數(shù)據(jù)對準的正邊沿，所以在鎖定模式期間FF 230(1)利用CLK*的正邊沿(該正邊沿相當于PHY CLK的正邊沿)以滿足FF 230的保持時間需求。FF 230(1)的輸出(該輸出也是保持FF 220(1)的輸出)被提供到FF 235(1)，該FF 235(1)由CLK計時。FF 230(1)繼續(xù)在足夠長的時間上輸出數(shù)據(jù)以滿足FF 235(1)的設(shè)置和保持時間需要。因此，在鎖定模式中，源CLK的頻率可以顯著較快并且僅受到管芯到管芯延遲的限制。

FF 235(1)的輸出被提供到隔離電路245(1)，該隔離電路245(1)被配置成當物理接口140(2)的互連電路從解鎖模式轉(zhuǎn)換到鎖定模式時隔離FF 235(1)的輸出與目標內(nèi)部電路(例如，芯片上同步邏輯130(2))，如下文結(jié)合圖5進一步論述。隔離電路245(1)受由鎖定控制邏輯125提供的隔離啟用信號255的控制。當隔離啟用255被激活時，隔離電路245(1)隔離FF 235(1)的輸出與管芯2的目標內(nèi)部電路，例如，通過將某一預(yù)定數(shù)據(jù)信號(例如，邏輯低數(shù)據(jù)信號)作為接收數(shù)據(jù)(0)260輸出到目標內(nèi)部電路。當清除隔離啟用255時，在解鎖模式和鎖定模式這兩者期間，隔離電路245(1)將FF 235(1)的輸出作為接收數(shù)據(jù)(0)260提供到目標內(nèi)部電路。

保持FF 220(2)包括多路復用器225(2)和FF 230(2)。由保持FF 220(2)接收到的互補啟用信號被用作多路復用器225(2)的啟用信號E，其中由電平位移器205輸出的TDM數(shù)據(jù)信號作為輸入也被提供到多路復用器225(2)。多路復用器225(2)的輸出作為輸入被提供到FF 230(2)，該FF 230(2)也由PHY CLK計時。FF 230(2)的輸出作為反饋輸入被提供到多路復用器225(2)。保持FF 220(2)類似于保持FF 220(1)操作，如上文所述。當激活多路復用器225(2)的啟用信號E時(這指示接收到與保持FF 220(2)相關(guān)聯(lián)的當前TDM數(shù)據(jù))，多路復用器225(2)選擇TDM數(shù)據(jù)信號輸入并且將TDM數(shù)據(jù)信號提供到FF 230(2)，類似地通過在解鎖模式期間利用CLK*的負邊沿且在鎖定模式期間利用CLK*的正邊沿來滿足230(2)的設(shè)置和保持時間需要。FF 230(2)繼續(xù)存儲和輸出當前TDM數(shù)據(jù)直至多路復用器225(2)選擇TDM數(shù)據(jù)信號輸入。

FF 230(2)的輸出(該輸出也是保持FF 220(2)的輸出)被提供到多路復用器240。FF 230(2)的輸出也被提供到FF 235(2)，該FF 235(2)由CLK計時。類似地，由FF 230(2)輸出的數(shù)據(jù)必須提供到FF 235(2)以滿足FF 235(2)的設(shè)置和保持時間需要，以便在CLK的下一個時鐘周期期間FF 235成功地存儲和輸出由FF 230(2)提供的數(shù)據(jù)。由于FF 230(2)利用CLK*的負時鐘周期且FF 235(2)利用CLK的正時鐘周期，因此確保了滿足保持時間需求的數(shù)據(jù)和CLK*的正邊沿的重疊。

FF 235(2)的輸出也被提供到多路復用器240。鎖定控制邏輯125被配置成控制多路復用器240以在解鎖模式或鎖定模式中操作，例如，通過將解鎖啟用信號250提供到多路復用器240，如下文進一步論述。多路復用器240的輸出提供到隔離電路245(2)，該隔離電路245(2)被配置成當物理接口140(2)的互連電路從解鎖模式轉(zhuǎn)換到鎖定模式時隔離多路復用器240的輸出與目標內(nèi)部電路(例如，芯片上同步邏輯130(2))，如下文結(jié)合圖5進一步論述。隔離電路245(2)受由鎖定控制邏輯125提供的隔離啟用信號255的控制。當隔離啟用255被激活時，隔離電路245(2)隔離多路復用器240的輸出與管芯2的目標內(nèi)部電路，例如，通過將某一預(yù)定數(shù)據(jù)信號(例如，邏輯低數(shù)據(jù)信號)作為接收數(shù)據(jù)(1)265輸出到目標內(nèi)部電路。當清除隔離啟用255時，在解鎖模式和鎖定模式這兩者期間，隔離電路245(2)將多路復用器240的輸出作為接收數(shù)據(jù)(1)265提供到目標內(nèi)部電路。

參考圖8中示出的實例波形圖論述在解鎖模式期間圖3的互連電路的操作。由時鐘對準塊210輸出的用于CLK和CLK*的波形在圖8的頂部處示出，隨后是用于PHY CLK、從互連件120接收的數(shù)據(jù)、用于多路復用器225(1)的啟用信號、用于多路復用器225(2)的啟用信號、由FF 230(1)存儲的數(shù)據(jù)、由FF 230(2)存儲的數(shù)據(jù)、由FF 235(1)存儲的數(shù)據(jù)，以及由FF 235(2)存儲的數(shù)據(jù)的波形。CLK*具有為CLK的時鐘頻率的某一因子的時鐘頻率(例如，四倍快)。在所示的實施例中，在解鎖模式期間PHY CLK是CLK*的反相版本，其中PHY CLK的正邊沿與CLK*的負邊沿對準。應(yīng)注意在解鎖模式期間，管芯1上的接收寄存器在源CLK的正邊沿上鎖存數(shù)據(jù)。

由于TDM通信是在圖3的實施例中實施的，所以從互連件120接收的數(shù)據(jù)包括多個TDM數(shù)據(jù)信號的交替的TDM數(shù)據(jù)。TDM數(shù)據(jù)在源CLK*的正邊沿上交替(在圖8中未示出)。源CLK、源CLK*和TDM數(shù)據(jù)在它們經(jīng)由互連件120從管芯1傳輸?shù)焦苄?時經(jīng)歷相同量的延遲。一旦在管芯2處接收，就使用接收到的源CLK*、接收到的源CLK或這兩種信號產(chǎn)生CLK和CLK*。在解鎖模式期間，CLK和CLK*(以及從CLK*產(chǎn)生的PHY CLK)未與管芯1上的源CLK*鎖定(并且也未與接收到的源CLK*鎖定)且相應(yīng)地經(jīng)歷管芯2上的時鐘插入延遲。當著CLK和CLK*經(jīng)歷此類延遲時，CLK和CLK*的正邊沿失去與TDM數(shù)據(jù)的對準。如果FF 230(1)和230(2)在CLK*的正邊沿上被觸發(fā)，那么CLK*的時鐘插入延遲將導致TDM數(shù)據(jù)未能是足夠長時間有效的以滿足FF230(1)和230(2)的所需設(shè)置和保持時間(例如，在CLK的正時鐘邊沿之后數(shù)據(jù)應(yīng)該保持穩(wěn)定的最小時間量)。

為了消除此問題，在解鎖模式期間FF 230(1)和230(2)在CLK*的負邊沿(該負邊沿相當于PHY CLK的正邊沿)上被觸發(fā)，增大了TDM數(shù)據(jù)有效的時間量以滿足FF 230(1)和230(2)的所需的設(shè)置和保持時間。為了確保TDM數(shù)據(jù)信號的TDM數(shù)據(jù)同步地可用于目標內(nèi)部電路，在解鎖模式期間(以及在鎖定模式期間)FF 235(1)和235(2)在CLK的正邊沿上被觸發(fā)。

在所示的實施例中，在時間點A之前在接收到的源CLK*的正邊沿(未示出)處從互連件120接收data_0。然而，CLK、CLK*和PHY CLK經(jīng)歷時鐘插入延遲805，并且直至時間點A，CLK、CLK*和PHY CLK的時鐘周期才發(fā)生轉(zhuǎn)換。由于data_0是與FF 230(1)相關(guān)聯(lián)的TDM數(shù)據(jù)信號的一部分，所以在CLK的相關(guān)聯(lián)的時鐘周期部分期間(例如，從時間點A到時間點C)，時鐘相位追蹤器215輸出用于多路復用器225(1)的激活的啟用信號，從而觸發(fā)多路復用器225(1)選擇TDM數(shù)據(jù)輸入。FF 230(1)在CLK*的負邊沿(該負邊沿相當于PHY CLK的正邊沿)上被觸發(fā)而非在CLK*的正邊沿上觸發(fā)(這可能導致違反設(shè)置和保持時間)，并且在時間點B處鎖存data_0，此操作在時間點E處的CLK的下一個正邊沿之前。這樣做還確保了data_0有效足夠長的時間以滿足FF 230(1)的所需的設(shè)置和保持時間。由于data_0“先前”鎖存在時間點B處，所以FF 230(1)存儲數(shù)據(jù)達足夠的正PHY CLK周期(例如，在正邊沿之間)以在時間點E處到達CLK的下一個正邊沿。在圖3的實施例中，從時間點B到時間點F，F(xiàn)F 230(1)存儲data_0達兩個PHYCLK周期。

隨后，在時間點C之前，在接收到的源CLK*的正邊沿處(未示出)從互連件120接收data_1。由于data_1是與FF 230(2)相關(guān)聯(lián)的TDM數(shù)據(jù)信號的一部分，所以在CLK的相關(guān)聯(lián)的時鐘周期部分期間(例如，從時間點C到時間點E)，時鐘相位追蹤器215輸出激活的啟用信號以用于多路復用器225(2)，從而觸發(fā)多路復用器225(2)選擇TDM數(shù)據(jù)輸入。FF 230(2)也在CLK*的負邊沿(該負邊沿相當于PHY CLK的正邊沿)上被觸發(fā)而非在CLK*的正邊沿上觸發(fā)(這可能導致違反設(shè)置和保持時間)，并且在時間點D處在PHY CLK的下一個正邊沿處鎖存。在圖3的實施例中，用于多路復用器225(1)和(2)的啟用信號是互補的。為了簡單起見，在時間點E之后，用于多路復用器225(1)和(2)的啟用信號在圖8中都被清除以便示出單個TDM數(shù)據(jù)傳送。并且，由于TDM數(shù)據(jù)以交替的方式從互連件120中接收，所以(保持FF 220(1)和220(2)的)FF 230(1)和230(2)相應(yīng)地存儲TDM數(shù)據(jù)達相同數(shù)目的PHY CLK周期以維持TDM數(shù)據(jù)的同步性，但是該存儲在CLK的正邊沿之后的不同時間處開始。

在時間點E處在CLK的下一個正邊沿處，F(xiàn)F 235(1)和FF 235(2)被觸發(fā)以相應(yīng)地存儲data_0和data_1，其中data_0和data_1可在CLK的下一個正邊沿上獲得而無需要求PHY CLK(以及CLK和CLK*)與管芯1上的源CLK相位對準。FF 235(1)的輸出被提供到隔離電路245(1)。當解鎖啟用信號250被激活時(這指示實施解鎖模式)，多路復用器240從FF 235(2)選擇輸出并且將該輸出提供到隔離電路245(2)。隔離電路245(1)將data_0作為接收數(shù)據(jù)(0)輸出到目標內(nèi)部電路，并且隔離電路245(2)將data_1作為接收數(shù)據(jù)(1)輸出到目標內(nèi)部電路。

參考圖9中示出的實例波形圖論述在鎖定模式期間圖3的互連電路的操作。在圖9的頂部處示出通過時鐘對準塊210輸出的用于CLK和CLK*的波形，隨后是用于PHY CLK、從互連件120接收的數(shù)據(jù)、用于多路復用器225(1)的啟用信號、用于多路復用器225(2)的啟用信號、通過FF 230(1)存儲的數(shù)據(jù)、通過FF 235(1)存儲的數(shù)據(jù)以及通過FF 235(2)存儲的數(shù)據(jù)的波形。CLK*具有為CLK的時鐘頻率某一因子的時鐘頻率(例如，兩倍快)。在所示的實施例中，在鎖定模式期間PHYCLK是CLK*的非反相版本，其中PHY CLK的正邊沿與CLK*的正邊沿對準。應(yīng)注意在鎖定模式期間，管芯1上的接收寄存器繼續(xù)在源CLK的正邊沿上鎖存數(shù)據(jù)。

如上文所指出，源CLK、源CLK*和TDM數(shù)據(jù)在它們經(jīng)由互連件120從管芯1傳輸?shù)焦苄?時經(jīng)歷相同量的延遲。一旦在管芯2處接收，就使用接收到的源CLK*、接收到的源CLK或這兩種信號產(chǎn)生CLK和CLK*。在鎖定模式期間，CLK和CLK*(以及從CLK*產(chǎn)生的PHY CLK)與管芯1上的源CLK*鎖定在一起。隨著繼續(xù)從管芯1接收TDM數(shù)據(jù)，TDM數(shù)據(jù)經(jīng)歷近似等于互連延遲的延遲905(相比于與CLK*鎖定在一起的源CLK*)(例如，由遍歷互連件120產(chǎn)生的延遲，該延遲還可包括由電平位移器205產(chǎn)生的延遲)。

在所示的實施例中，由于延遲905，在時間點A處的時鐘周期轉(zhuǎn)換之后才從互連件120接收到data_0。由于data_0是與FF 230(1)相關(guān)聯(lián)的TDM數(shù)據(jù)信號的一部分，所以在CLK的相關(guān)聯(lián)的時鐘周期部分期間(例如，從時間點A到時間點B)，時鐘相位追蹤器215輸出用于多路復用器225(1)的激活的啟用信號，從而觸發(fā)多路復用器225(1)選擇TDM數(shù)據(jù)輸入。在鎖定模式期間，F(xiàn)F 230(1)在PHY CLK的正邊沿上被觸發(fā)并且在時間點B處鎖存data_0，時間點B是在時間點C處的CLK的下一個正邊沿之前。這還確保了data_0有效足夠長的時間以滿足FF 230(1)的所需的設(shè)置和保持時間。由于data 0在時間點B處先前鎖存，所以FF 230(1)存儲數(shù)據(jù)達足夠的正PHY CLK周期以在時間點C處到達CLK的下一個正邊沿。在圖3的實施例中，從時間點B開始，F(xiàn)F 230(1)存儲data_0達兩個PHY CLK周期。

同樣由于延遲905，在時間點B之后從互連件120中接收Data_1。由于data_1是與FF 230(2)相關(guān)聯(lián)的TDM數(shù)據(jù)信號的一部分，所以在CLK的相關(guān)聯(lián)的時鐘周期部分期間(例如，從時間點B到時間點C)，時鐘相位追蹤器215輸出激活的啟用信號以用于多路復用器225(2)，從而觸發(fā)多路復用器225(2)選擇TDM數(shù)據(jù)輸入。FF 230(2)在PHYCLK的下一個正邊沿上被觸發(fā)并且在時間點C處鎖存data_1，該時間點C與CLK的下一個正邊沿一致。如上文所指出，F(xiàn)F 230(1)和230(2)相應(yīng)地存儲TDM數(shù)據(jù)達相同數(shù)目的PHY CLK周期以維持TDM數(shù)據(jù)的同步性，但是在CLK的正邊沿之后的不同時間開始。并且，為了簡單起見，在時間點C之后在圖9中用于多路復用器225(1)和(2)的啟用信號都被清除。

在時間點C處在CLK的下一個正邊沿處，F(xiàn)F 235(1)和235(2)被觸發(fā)以相應(yīng)地存儲data_0和data_1。FF 235(1)的輸出被提供到隔離電路245(1)。當清除解鎖啟用信號250(這指示實施鎖定模式)時，多路復用器240選擇FF 230(2)的輸出，這是因為在時間點C處在CLK的下一個正邊沿處可在FF 230(2)中獲得data_1。多路復用器240將輸出提供到隔離電路245(2)。隔離電路245(1)將data_0作為接收數(shù)據(jù)(0)輸出到目標內(nèi)部電路，并且隔離電路245(2)將data_1作為接收數(shù)據(jù)(1)輸出到目標內(nèi)部電路。

圖4示出在輔助半導體裝置的物理接口140(2)上實施的實例時鐘產(chǎn)生電路400，該輔助半導體裝置例如管芯2 105(2)。時鐘產(chǎn)生電路400具有兩個輸入。當在類似圖2中示出的實施例中實施時，兩個輸入包括CLK(或由時鐘對準塊210提供的時鐘信號)和解鎖啟用信號250。當在類似圖3中示出的實施例中實施時，兩個輸入包括CLK*(或通過時鐘對準塊210提供的時鐘信號)以及通過鎖定控制邏輯125提供的解鎖啟用信號250，這在下文中進一步論述。

解鎖啟用250作為輸入提供到反相器410，該反相器410輸出反相解鎖啟用信號，該反相解鎖啟用信號繼而作為輸入提供到反相器415且作為輸入提供到邏輯門430。來自塊210的時鐘信號作為輸入提供到反相器420并且作為另外的輸入提供到邏輯門430。在所示的實施例中，邏輯門430實施“與”邏輯功能，并且被配置成當兩個輸入都是邏輯高時輸出邏輯高，例如，當來自塊210的時鐘信號為高且解鎖啟用250是邏輯低時。在鎖定模式期間邏輯門430的輸出相當于來自塊210的時鐘信號(即，當解鎖啟用是邏輯低時指示鎖定模式)。

反相器415和反相器420的輸出作為輸入提供到邏輯門425。在所示的實施例中，邏輯門425實施“與”邏輯功能，并且被配置成當兩個輸入都是邏輯高時輸出邏輯高，例如，當來自塊210的時鐘信號為低且解鎖啟用250是邏輯高時。在解鎖模式期間邏輯門425的輸出相當于來自塊210的時鐘信號的反相版本(即，當解鎖啟用是邏輯高時指示解鎖模式)。

邏輯門425和430的輸出作為輸入提供到邏輯門435。在所示的實施例中，邏輯門435實施“或”邏輯功能，并且被配置成當任一輸入是邏輯高時輸出邏輯高。邏輯門435的輸出是PHY CLK，該PHY CLK被提供到物理接口140(2)的FF 230。以此方式，當PHY CLK產(chǎn)生電路在類似圖3中所示的實施例中實施時，在解鎖模式期間PHY CLK相當于CLK*的反相版本，而在鎖定模式期間PHY CLK相當于CLK*的非反相版本。類似地，當PHY CLK產(chǎn)生電路在類似圖2中所示的實施例中實施時，在解鎖模式期間PHY CLK相當于CLK的反相版本，而在鎖定模式期間PHY CLK相當于CLK的非反相版本。

圖5示出描繪通過轉(zhuǎn)換控制邏輯115實施的過程的流程圖，該轉(zhuǎn)換控制邏輯115在主要半導體裝置的物理接口140(1)上實施，該主要半導體裝置例如管芯1 105(1)。在啟動之后(例如，在SiP封裝的重置之后)，管芯1和管芯2被配置成(例如，默認地)在解鎖模式中執(zhí)行同步通信，其中源CLK由管芯1上的PLL的振蕩器、內(nèi)部振蕩器、外部振蕩器等等產(chǎn)生。鎖定控制邏輯125產(chǎn)生指示選擇解鎖工作模式的解鎖啟用信號250(例如，輸出激活的解鎖啟用信號250)。源CLK在管芯1上相位對準，其中源CLK在相同時鐘域中的所有邏輯中都同步。圖5中的過程示出從解鎖模式到鎖定模式的實例轉(zhuǎn)換過程。

圖5中示出的過程在操作505處開始，其中轉(zhuǎn)換控制邏輯115檢測管芯1上的PLL是否被鎖定，且補償在源CLK在管芯1與管芯2之間行進時源CLK所經(jīng)歷的任何時鐘延遲，以及管芯2上的源CLK所經(jīng)歷的時鐘插入延遲。響應(yīng)于PLL被鎖定，過程繼續(xù)到操作510，其中管芯1上的轉(zhuǎn)換控制邏輯115通過確證停止請求信號而開始從解鎖模式到鎖定模式的轉(zhuǎn)換。通過確證停止請求信號，轉(zhuǎn)換控制邏輯115阻止管芯1發(fā)布新事務(wù)到管芯2，并且結(jié)束在管芯1的發(fā)射寄存器中的任何進行中的數(shù)據(jù)事務(wù)。

停止請求信號通過鎖定控制邏輯125接收，并且向管芯2上的鎖定控制邏輯125指示從解鎖模式到鎖定模式的轉(zhuǎn)換通過轉(zhuǎn)換控制邏輯115開始。響應(yīng)于確證停止請求信號，鎖定控制邏輯125阻止管芯2將新的數(shù)據(jù)事務(wù)發(fā)布到管芯1，并且結(jié)束管芯2的發(fā)射和接收寄存器中的任何正在進行的數(shù)據(jù)事務(wù)。通過確證停止信號，鎖定控制邏輯125向管芯1指示與管芯1相關(guān)聯(lián)的全部的管芯2的數(shù)據(jù)事務(wù)都已結(jié)束，在圖5的操作515中該停止信號的接收由轉(zhuǎn)換控制邏輯115檢測。如果停止信號并未由轉(zhuǎn)換控制邏輯115接收(或未檢測到接收)，那么該過程返回到操作515以等待停止信號的接收。

響應(yīng)于檢測到接收到停止信號，該過程繼續(xù)到操作520，在操作520中管芯1上的轉(zhuǎn)換控制邏輯115確認停止信號，方法是確證通過鎖定控制邏輯125接收的停止確認信號。一旦確證停止確認信號，轉(zhuǎn)換控制邏輯115和鎖定控制邏輯125就都在本地確證隔離啟用信號以隔離本地接收寄存器中的任何無效數(shù)據(jù)與相應(yīng)的管芯上的內(nèi)部目標電路或忽視這些無效數(shù)據(jù)。舉例來說，鎖定控制邏輯125輸出激活的隔離啟用255以隔離管芯2的接收寄存器的輸出(例如，F(xiàn)F 235)與管芯2的目標內(nèi)部電路，該激活的隔離啟用255控制隔離電路245以輸出預(yù)定數(shù)據(jù)信號(例如，非確證信號或邏輯低數(shù)據(jù)信號)。在本文中操作510、515和520也可以被稱作管芯1與管芯2之間(例如，在轉(zhuǎn)換控制邏輯115與鎖定控制邏輯125之間)的停止通信。在停止通信期間，管芯1和管芯2繼續(xù)正常操作，然而它們暫時停止與彼此通信。

該過程繼續(xù)到操作525，其中轉(zhuǎn)換控制邏輯115將PLL的振蕩器的時鐘頻率的斜升初始化到最小頻率。在一些實施例中，時鐘頻率斜升到高于300MHz的最小頻率。該過程繼續(xù)到操作530，其中轉(zhuǎn)換控制邏輯115檢測時鐘頻率是否高于最小頻率。如果時鐘頻率并不高于最小頻率，那么該過程返回到操作530以等待時鐘頻率斜升到最小頻率。

響應(yīng)于檢測到時鐘頻率高于最小頻率，該過程繼續(xù)到操作535，其中管芯1上的轉(zhuǎn)換控制邏輯115確證通過鎖定控制邏輯125接收到的鎖定請求信號。鎖定請求信號指示鎖定控制邏輯125鎖定到從管芯1接收的現(xiàn)在較快源CLK信號上。一旦管芯2的時鐘鎖定電路(例如，PLL、DLL等等)被鎖定到源CLK信號上(并且已補償由遍歷互連電路、電平位移器的源CLK信號產(chǎn)生的延遲和管芯2上的時鐘插入延遲)，鎖定控制邏輯125就通過確證鎖定信號而向管芯1指示管芯2被鎖定，在圖5的操作540中通過轉(zhuǎn)換控制邏輯115檢測到該鎖定信號的接收。如果鎖定信號并未由轉(zhuǎn)換控制邏輯115接收(或未檢測到接收)，那么該過程返回到操作540以等待鎖定信號的接收。

響應(yīng)于檢測到接收到鎖定信號，該過程繼續(xù)到操作545，其中管芯1上的轉(zhuǎn)換控制邏輯115清除停止請求信號。此時，管芯1和管芯2上的時鐘被鎖定并且沒有數(shù)據(jù)事務(wù)在進行中。該過程繼續(xù)到操作550，其中轉(zhuǎn)換控制邏輯115清除停止確認信號。一旦停止確認信號被清除，轉(zhuǎn)換控制邏輯115和鎖定控制邏輯125就都在本地清除隔離啟用信號，該隔離啟用信號控制隔離電路(2)245以將FF 235的輸出提供到目標內(nèi)部電路。并且響應(yīng)于清除停止確認信號，管芯1和管芯2都利用從管芯1接收到的現(xiàn)在較快的源CLK信號開始起始管芯1與管芯2之間的事務(wù)以用于在鎖定模式中的同步通信。并且響應(yīng)于清除停止確認信號，鎖定控制邏輯125產(chǎn)生解鎖啟用信號250，該解鎖啟用信號250指示管芯2處于鎖定工作模式(例如，輸出清除的解鎖啟用信號250)。圖5的過程隨后結(jié)束，從而導致管芯1上的源CLK與管芯2上的接收到的源CLK相位對準。操作530、535、540、545、550和555可以在本文中被稱作管芯1與管芯2之間(例如，在轉(zhuǎn)換控制邏輯115與鎖定控制邏輯125之間)的鎖定通信。

現(xiàn)在應(yīng)了解，已經(jīng)提供用于在分區(qū)到兩個裝置上的同步邏輯之間的同步數(shù)據(jù)通信的實施例，即使是當常規(guī)的時鐘同步組件不可操作時。在本發(fā)明的一個實施例中，提供一種半導體裝置，該半導體裝置包括實施在半導體裝置的物理接口上的鎖定控制邏輯，其中鎖定控制邏輯被配置成產(chǎn)生模式控制信號，該模式控制信號指示半導體裝置的解鎖工作模式和鎖定工作模式中的一個工作模式。該半導體裝置還包括在物理接口上實施的互連電路，其中該互連電路包括時鐘產(chǎn)生電路，該時鐘產(chǎn)生電路耦合到互連件且被配置成接收本地時鐘信號，該本地時鐘信號基于經(jīng)由互連件從主機半導體裝置接收的源時鐘信號在半導體裝置上產(chǎn)生，并且基于本地時鐘信號輸出物理接口(PHY)時鐘信號。在鎖定工作模式期間PHY時鐘信號包括本地時鐘信號，并且在解鎖工作模式期間PHY時鐘信號包括本地時鐘信號的反相版本。半導體裝置還包括第一觸發(fā)器(FF)，該第一觸發(fā)器具有耦合到互連件的輸入以從互連件接收數(shù)據(jù)、具有耦合到PHY時鐘信號的時鐘輸入，并且被配置成在解鎖工作模式和鎖定工作模式期間在PHY時鐘信號的正邊沿處鎖存數(shù)據(jù)。

上述實施例的一個方面假設(shè)互連電路進一步包括第二FF，該第二FF具有被配置成接收本地時鐘信號的時鐘輸入、具有耦合第一FF的輸出的輸入以從第一FF接收數(shù)據(jù)，并且被配置成在解鎖工作模式和鎖定工作模式期間在本地時鐘信號的正邊沿上鎖存數(shù)據(jù)。

上述實施例的另一方面假設(shè)互連電路進一步包括多路復用器，該多路復用器具有耦合到第一FF的輸出的第一輸入、具有耦合到第二FF的輸出的第二輸入，并且被配置成在鎖定工作模式期間選擇第一輸入，且在解鎖工作模式期間選擇第二輸入。

上述實施例的另一方面假設(shè)互連電路進一步包括隔離電路，該隔離電路具有耦合到多路復用器的輸出的輸入、具有耦合到半導體裝置的內(nèi)部電路的輸出，并且被配置成在從解鎖模式到鎖定模式的轉(zhuǎn)換過程期間隔離通過多路復用器選擇的數(shù)據(jù)與內(nèi)部電路。

上述實施例的另一方面假設(shè)互連電路進一步包括時鐘對準塊，該時鐘對準塊被配置成基于從互連件接收的源時鐘信號產(chǎn)生本地時鐘信號。在解鎖工作模式期間本地時鐘信號并不與源時鐘信號對準，并且在鎖定工作模式期間本地時鐘信號與源時鐘信號對準。

上述實施例的另一方面假設(shè)互連電路進一步包括耦合到互連件的電平位移器，該電平位移器具有耦合到第一FF的輸入的輸出，并且被配置成移位接收到的源時鐘信號的電壓電平和從互連件接收到的數(shù)據(jù)。

上述實施例的另一方面假設(shè)鎖定控制邏輯進一步被配置成：響應(yīng)于半導體裝置的啟動過程而產(chǎn)生指示解鎖工作模式的模式控制信號；響應(yīng)于從主機半導體裝置接收到的停止確認信號而產(chǎn)生隔離控制信號；并且在停止確認信號被清除之后產(chǎn)生指示鎖定工作模式的模式控制信號。

上述實施例的另一方面假設(shè)在鎖定工作模式期間本地時鐘信號包括等于或大于400Mhz的時鐘頻率，并且在解鎖工作模式期間本地時鐘信號包括低于400Mhz的時鐘頻率。

在本發(fā)明的另一個實施例中，提供一種半導體裝置，該半導體裝置包括實施在半導體裝置的物理接口上的鎖定控制邏輯，其中鎖定控制邏輯被配置成產(chǎn)生模式控制信號，該模式控制信號指示半導體裝置的解鎖工作模式和鎖定工作模式中的一個工作模式。該半導體裝置還包括在物理接口上實施的互連電路，其中該互連電路包括時鐘產(chǎn)生電路，該時鐘產(chǎn)生電路耦合到互連件且被配置成接收第一本地時鐘信號，該第一本地時鐘信號基于經(jīng)由互連件從主機半導體裝置接收的第一源時鐘信號在半導體裝置上產(chǎn)生，并且基于第一本地時鐘信號輸出物理接口(PHY)時鐘信號。在鎖定工作模式期間PHY時鐘信號包括第一本地時鐘信號，并且在解鎖工作模式期間PHY時鐘信號包括第一本地時鐘信號的反相版本。該半導體裝置還包括：第一保持觸發(fā)器(FF)，該第一保持觸發(fā)器具有耦合到互連件的輸入以接收與第一數(shù)據(jù)信號相關(guān)聯(lián)的第一數(shù)據(jù)、具有耦合到PHY時鐘信號的時鐘輸入，并且被配置成在PHY時鐘信號的正邊沿處鎖存第一數(shù)據(jù)；以及第二保持FF，其具有耦合到互連件的輸入以接收與第二數(shù)據(jù)信號相關(guān)聯(lián)的第二數(shù)據(jù)、具有耦合到PHY時鐘信號的時鐘輸入，并且被配置成在PHY時鐘信號的正邊沿處鎖存第二數(shù)據(jù)。第一保持FF和第二保持FF被配置成在解鎖工作模式和鎖定工作模式期間在PHY時鐘信號的順序正邊沿上相應(yīng)地鎖存第一數(shù)據(jù)和第二數(shù)據(jù)。

上述實施例的另一方面假設(shè)互連電路進一步包括第一FF，該第一FF具有耦合到第一保持FF的輸出的輸入以從第一保持FF接收第一數(shù)據(jù)、具有耦合到第二本地時鐘信號的時鐘輸入，并且被配置成在第二本地時鐘信號的正邊沿上鎖存第一數(shù)據(jù)。第二本地時鐘信號基于經(jīng)由互連件從主機半導體裝置接收的第二源時鐘信號在半導體裝置上產(chǎn)生，并且第一本地時鐘信號與第二本地時鐘信號相比較快?；ミB電路進一步包括第二FF，該第二FF具有耦合到第二保持FF的輸出的輸入以從第二保持FF接收第二數(shù)據(jù)、具有耦合到第二本地時鐘信號的時鐘輸入，并且被配置成在第二本地時鐘信號的正邊沿上鎖存第二數(shù)據(jù)。

上述實施例的另一方面假設(shè)互連電路進一步包括多路復用器，該多路復用器具有耦合到第二FF保持的輸出的第一輸入、具有耦合到第二FF的輸出的第二輸入，并且多路復用器被配置成在鎖定工作模式期間選擇第一輸入，并且在解鎖工作模式期間選擇第二輸入。

上述實施例的另一方面假設(shè)互連電路進一步包括：第一隔離電路，該第一隔離電路具有耦合到第一FF的輸出的輸入、具有耦合到半導體裝置的內(nèi)部電路的輸出，并且被配置成在從解鎖模式到鎖定模式的轉(zhuǎn)換過程期間隔離第一數(shù)據(jù)與內(nèi)部電路；以及第二隔離電路，該第二隔離電路具有耦合到多路復用器的輸出的輸入、具有耦合到半導體裝置的內(nèi)部電路的輸出，并且被配置成在轉(zhuǎn)換過程期間隔離通過多路復用器選擇的數(shù)據(jù)與內(nèi)部電路。

上述實施例的另一方面假設(shè)互連電路進一步包括時鐘對準塊，該時鐘對準塊被配置成基于從互連件接收的第一源時鐘信號產(chǎn)生第一本地時鐘信號。在解鎖工作模式期間第一本地時鐘信號并不與源時鐘信號對準，并且在鎖定工作模式期間第一本地時鐘信號與源時鐘信號對準。

上述實施例的另一方面假設(shè)互連電路進一步包括電平位移器，該電平位移器耦合到互連件、具有耦合到第一保持FF的輸入且耦合和第二保持FF的輸入的輸出，并且被配置成移位第一源時鐘信號的電壓電平、第一數(shù)據(jù)以及從互連件接收的第二數(shù)據(jù)。

上述實施例的另一方面假設(shè)鎖定控制邏輯進一步被配置成：響應(yīng)于半導體裝置的啟動過程而產(chǎn)生指示解鎖工作模式的模式控制信號；響應(yīng)于從主機半導體裝置接收到的停止確認信號而產(chǎn)生隔離控制信號；并且在停止確認信號被清除之后產(chǎn)生指示鎖定工作模式的模式控制信號。

上述實施例的另一方面假設(shè)在鎖定工作模式期間第一本地時鐘信號包括等于或大于400Mhz的時鐘頻率，并且在解鎖工作模式期間第一本地時鐘信號包括低于400Mhz的時鐘頻率。

在本發(fā)明的另一個實施例中，提供一種方法，該方法包括：從主要半導體裝置中接收源時鐘信號，其中源時鐘信號經(jīng)由耦合主要半導體裝置和輔助半導體裝置的互連件通過輔助半導體裝置接收；基于源時鐘信號在輔助半導體裝置上產(chǎn)生本地時鐘信號；在輔助半導體裝置上產(chǎn)生模式控制信號，其中模式控制信號指示輔助半導體裝置的解鎖工作模式和鎖定工作模式中的一個工作模式；基于本地時鐘信號產(chǎn)生物理接口(PHY)時鐘信號，其中在鎖定工作模式期間PHY時鐘信號包括本地時鐘信號，并且在解鎖工作模式期間PHY時鐘信號包括本地時鐘信號的反相版本；以及鎖存經(jīng)由互連件從主要半導體裝置接收的數(shù)據(jù)，其中在解鎖工作模式和鎖定工作模式期間在PHY時鐘信號的正邊沿處執(zhí)行鎖存。

上述實施例的另一方面假設(shè)該方法進一步包括鎖存經(jīng)由互連件從主要半導體裝置接收到的第二數(shù)據(jù)，其中鎖存第二數(shù)據(jù)在解鎖工作模式和鎖定工作模式期間在PHY時鐘信號的順序正邊沿上執(zhí)行。

上述實施例的另一方面假設(shè)該方法進一步包括響應(yīng)于輔助半導體裝置的啟動過程而產(chǎn)生指示解鎖工作模式的模式控制信號；以及響應(yīng)于與主要半導體裝置的停止通信而在輔助半導體裝置上產(chǎn)生轉(zhuǎn)換控制信號。響應(yīng)于檢測到主要半導體裝置的鎖相環(huán)電路被鎖定，通過主要半導體裝置啟動停止通信，并且轉(zhuǎn)換控制信號被配置成停止鎖存數(shù)據(jù)。

上述實施例的另一方面假設(shè)該方法進一步包括響應(yīng)于與主要半導體裝置的鎖定通信而產(chǎn)生指示鎖定工作模式的模式控制信號。響應(yīng)于主要半導體裝置的振蕩器達到最小時鐘頻率而通過主要半導體裝置開始鎖定通信，并且在鎖定工作模式期間本地時鐘信號與源時鐘信號對準。

本文中所描述的電路可以在半導體基板上實施，所述半導體基板可以是任何半導體材料或材料的組合，例如砷化鎵、鍺化硅、絕緣體上硅(SOI)、硅、單晶硅等以及以上材料的組合。

如本文所使用，術(shù)語“總線”用于指代多個信號或?qū)w，所述多個信號或?qū)w可以用來傳送一個或多個各種類型的信息，例如，數(shù)據(jù)、地址、控制或狀態(tài)。如本文中所論述的導體可以參考單個導體、多個導體、單向?qū)w或雙向?qū)w示出或描述。然而，不同實施例可以改變導體的實施方案。例如，可以使用單獨的單向?qū)w而不是雙向?qū)w，且反之亦然。另外，可以用以連續(xù)方式或以時分復用方式傳送多個信號的單導體來代替多個導體。類似地，攜載多個信號的單個導體可以被分出為攜載這些信號的子集的各種不同導體。因此，存在用于傳送信號的許多選項。

本文中在提及使信號、狀態(tài)位或類似裝置呈現(xiàn)為其邏輯真或邏輯假狀態(tài)時分別使用術(shù)語“確證”或“設(shè)置”和“求反”(或“撤銷確證”或“清除”)。如果邏輯真狀態(tài)為邏輯電平1，那么邏輯假狀態(tài)為邏輯電平0。并且如果邏輯真狀態(tài)為邏輯電平0，那么邏輯假狀態(tài)為邏輯電平1。

本文中描述的每個信號可以被設(shè)計成正或負邏輯，其中負邏輯可以通過信號名稱上的杠指示。在負邏輯信號的情況下，信號為低電平有效，其中邏輯真狀態(tài)對應(yīng)于邏輯電平0。在正邏輯信號的情況下，信號為高電平有效，其中邏輯真狀態(tài)對應(yīng)于邏輯電平1。應(yīng)注意，本文中所描述的任何信號均可以設(shè)計為負邏輯信號或正邏輯信號。因此，在替代實施例中，描述為正邏輯信號的那些信號可以實施為負邏輯信號，并且描述為負邏輯信號的那些信號可以實施為正邏輯信號。

本文中括號用于指示總線的導體或值的位位置。舉例來說，“總線60[7：0]”或“總線60的導體[7：0]”指示總線60的八個低階導體，并且“地址位[7：0]”或“地址[7：0]”指示地址值的八個低階位。數(shù)字之前的符號“＄”指示該數(shù)字以其十六進制或十六進位制形式表示。數(shù)字之前的符號“％”指示該數(shù)字以其二進制或二進位制形式表示。

由于實施本發(fā)明的設(shè)備大部分由本領(lǐng)域的技術(shù)人員已知的電子組件和電路形成，因此為了理解和了解本發(fā)明的基本概念并且為了不混淆或偏離本發(fā)明的教示，將不會以比以上圖示認為必要的任何更大程度闡述電路細節(jié)。

雖然本發(fā)明已相對于特定導電類型或電勢的極性進行描述，但本領(lǐng)域的技術(shù)人員會了解到，可顛倒導電型或電勢的極性。

此外，在說明書和權(quán)利要求書中的術(shù)語“正面”、“背面”、“頂部”、“底部”、“在……上”、“在……下”等等(如果存在的話)用于描述性目的且未必用于描述永久性相對位置。應(yīng)理解，如此使用的術(shù)語在適當情況下可互換，使得本文中所描述的實施例(例如)能夠相比本文中所說明或以其它方式描述的那些朝向以其它朝向進行操作。

如本文所使用，術(shù)語“基本”和“基本上”意味著足以采用實際方式實現(xiàn)陳述的目的，且輕微缺陷(如果存在的話)對于陳述目的并不顯著。

雖然本文中參考特定實施例描述了本發(fā)明，但是在不脫離如所附權(quán)利要求書所闡述的本發(fā)明的范圍的情況下可以進行各種修改和改變。因此，說明書和圖應(yīng)視為示意性而不是限制性意義，并且預(yù)期所有這些修改都包括在本發(fā)明范圍內(nèi)。并不希望將本文中相對于特定實施例描述的任何優(yōu)勢、優(yōu)點或針對問題的解決方案理解為任何或所有權(quán)利要求的關(guān)鍵、必需或必不可少的特征或元件。

此外，如本文中所使用，術(shù)語“一”被定義為一個或一個以上。而且，權(quán)利要求書中例如“至少一個”和“一個或多個”等介紹性短語的使用不應(yīng)解釋為暗示由不定冠詞“一”導入的另一權(quán)利要求要素將含有此引導的權(quán)利要求要素的任何特定權(quán)利要求限制為僅含有一個此要素的發(fā)明，甚至是在同一權(quán)利要求包括介紹性短語“一個或多個”或“至少一個”和例如“一”等不定冠詞時。對于定冠詞的使用也是如此。

除非另外說明，否則例如“第一”和“第二”等術(shù)語用于任意地區(qū)分此類術(shù)語所描述的元件。因此，這些術(shù)語未必意圖指示此類元件的時間或其它優(yōu)先級排序。