專利名稱：可減少延遲的數(shù)據(jù)傳送與接收方法與系統(tǒng)的制作方法
技術領域：
本發(fā)明是關于一種可減少延遲的數(shù)據(jù)傳送與接收系統(tǒng)及其方法，特別是關于一種處理器與系統(tǒng)總線上的其它元件間消息交換的系統(tǒng)、裝置與方法。
背景技術：
眾所周知，處理器(例如微處理器)的制造與應用十分廣泛，從桌上型計算機至可攜式電子設備，例如手機或個人數(shù)字助理(personal digitalassistants，PDA)等，皆屬于其應用領域。許多的處理器使用已知的管線(pipelining)架構(gòu)，以將不同的處理器操作分割為階段處理，使處理器可在同一時間內(nèi)執(zhí)行更多工作。舉例來說，處理器通常將指令的獲取和加載與指令的執(zhí)行分開處理，因此在執(zhí)行某一指令的同時，處理器也可自存儲器中獲取下個指令以備執(zhí)行。從每個時鐘周期可執(zhí)行的指令數(shù)量的觀點來看，使用管線架構(gòu)可增加處理器的效能。而處理器的多個階段常常需要依據(jù)現(xiàn)行處理器指令和指令的所在階段，對計算機的存儲器進行數(shù)據(jù)讀寫的存取操作。
如圖1的計算機系統(tǒng)所示，計算機系統(tǒng)通常使用系統(tǒng)總線(systembus)108來作為系統(tǒng)中不同元件之間傳遞消息的角色，例如處理器102、存儲器110、外設裝置112及其它的元件。各元件通常與系統(tǒng)總線108相耦接，并通過總線接口單元與系統(tǒng)總線108和其它元件溝通。上述可請求(request)對系統(tǒng)總線108作存取的元件，亦可稱為總線主控裝置(bus master)。當總線主控裝置要求對系統(tǒng)總線108作存取時，是由系統(tǒng)總線仲裁器(system busarbiter)114決定何時允許該存取較為合適。系統(tǒng)總線仲裁器114根據(jù)數(shù)個因素來決定允許對系統(tǒng)總線108做存取的合適時機，這些因素包含，但不限制于以下各項系統(tǒng)總線108目前是否正由其它的總線主控裝置所使用，或該存取請求是否為高優(yōu)先次序的請求。除了使用系統(tǒng)總線仲裁器114以外，已知技術中尚有其它系統(tǒng)與方法可用于仲裁計算機系統(tǒng)100的系統(tǒng)總線108的存取。
圖2介紹一已知技術的處理器管線，此實施例的處理器管線為核心管線(core pipeline)，其于獲取指令以及執(zhí)行與存儲器間的交流時，需要與計算機系統(tǒng)的存儲器做溝通。上述與存儲器間的交流包含存取存儲器內(nèi)部的數(shù)據(jù)或者寫入存儲器，諸如此類。如圖2所顯示，處理器202可通過快取存儲器或緩沖器來傳遞請求，以執(zhí)行與存儲器210問的交流，再經(jīng)由總線接口單元(bus interface unit)224將請求傳送至存儲器210。當系統(tǒng)總線仲裁器214裁定可允許處理器202及其總線接口單元224存取系統(tǒng)總線208時，處理器202的總線接口單元224即可通過系統(tǒng)總線208與存儲器210作通訊。
圖3是示意核心管線316較詳盡的實施例以及相關總線接口單元324的架構(gòu)。當發(fā)生以下情況時，管線316的各階段需要與存儲器310溝通，例如指令快取存儲器318無法將適當?shù)恼埱笾噶顐魉徒o獲取階段(fetch)328，或者數(shù)據(jù)快取存儲器320無法將所請求的存儲器數(shù)據(jù)傳送給存儲器存取階段(memory access)334。于此實施例中，存儲器存取階段334可通過數(shù)據(jù)快取存儲器320發(fā)送請求以將數(shù)據(jù)寫入存儲器310。再者，核心管線316的各個階段可通過單一個總線接口單元324來與系統(tǒng)總線308以及存儲器310兩者溝通請求，總線接口單元324可向系統(tǒng)總線仲裁器314請求對系統(tǒng)總線308作存取，并接續(xù)傳遞該請求至存儲器310。
圖2與圖3的計算機系統(tǒng)架構(gòu)的缺點為，核心管線與存儲器或其它系統(tǒng)總線的外設裝置之間的所有傳輸交流皆必須通過單一個總線接口單元來執(zhí)行。舉例而言，倘若在獲取階段，指令快取存儲器并未包含所請求的指令，而需自存儲器接收該指令時，相較于指令存儲器已包含所請求的指令的狀況，獲取階段將會延遲較長的時鐘周期。此種過長的延遲會延宕獲取管線階段執(zhí)行該指令的時間，且阻礙獲取階段前進至下一個指令。此延遲同時還會造成核心管線的下游(downstream)階段發(fā)生延宕。如果系統(tǒng)總線的規(guī)格不允許處理器的總線接口單元同時處理一個以上的傳輸時，核心管線中需要與存儲器或系統(tǒng)總線上的其它元件互做交流的下游階段常會受到延遲。此點為符合先進高性能總線(AHB，Advanced High-performance Bus)規(guī)格或其它已知規(guī)格的系統(tǒng)總線所具有的特征。
先進高性能總線規(guī)格允許系統(tǒng)總線主控裝置，如處理器與存儲器等，對存儲器進行分散交易(splitt ransactions)。換句話說，分散交易允許總線接口單元獲得對系統(tǒng)總線的存取權，并發(fā)送請求至系統(tǒng)總線上，但是在交易完成之前，總線接口單元必須先交出其對系統(tǒng)總線的存取權。如此一來即可允許其它的總線主控裝置執(zhí)行其它與系統(tǒng)總線相關的操作，或者在上一請求仍在接受服務時起始其它交易。當上一請求即將完成時，總線接口單元可重新獲得對系統(tǒng)總線的存取權以完成上一請求的交易。如上所述，雖然先進高性能總線規(guī)格以及其它系統(tǒng)總線規(guī)格允許總線主控裝置進行分散交易，但并不允許總線主控裝置對存儲器同時執(zhí)行一個以上的分散交易。
于上述的計算機系統(tǒng)架構(gòu)中(如圖2與圖3所示)，其中的系統(tǒng)總線結(jié)合處理器及核心管線的架構(gòu)所具有的特征后，并無法創(chuàng)造出理想的執(zhí)行效能。圖4描繪了系統(tǒng)總線上源自于處理器的總線接口單元與存儲器的存儲器控制器的部分信號，其中的存儲器控制器是用以掌控系統(tǒng)總線與其它總線主控裝置間的溝通。由于系統(tǒng)總線規(guī)格僅允許每一個總線接口單元執(zhí)行一個分散交易，在等待核心管線傳送下一個請求時，存儲器可能進入閑置(idle)狀態(tài)。此閑置時間顯現(xiàn)出核心管線的缺乏效率，如能將此缺點改善則必可使計算機系統(tǒng)的效能大為增加。因此，上述缺點實為一待改善的課題。

發(fā)明內(nèi)容
本發(fā)明是關于一種改善系統(tǒng)總線上的存儲器交易的系統(tǒng)與方法，以提升計算機系統(tǒng)的效能，其中此存儲器交易是介于處理器與存儲器之間。根據(jù)上述的目的，本發(fā)明的一實施例提供一種數(shù)據(jù)發(fā)送與接收系統(tǒng)，此數(shù)據(jù)發(fā)送與接收系統(tǒng)包含處理器與存儲器；處理器又具有第一處理器總線接口單元與第二處理器總線接口單元，兩者皆耦接至系統(tǒng)總線；同樣地，存儲器亦耦接至此系統(tǒng)總線。第一處理器總線接口單元與第二處理器總線接口單元可對存儲器發(fā)送多個請求，而存儲器在服務第一處理器總線接口單元的第一請求的同時，亦可于此第一請求尚未服務完畢前，開始服務第二處理器總線接口單元的第二請求。
于本發(fā)明的另一實施例中，處理器為核心管線架構(gòu)，并包含至少一指令獲取階段、數(shù)據(jù)存取階段與數(shù)據(jù)寫回階段。此處理器還包含第一總線接口單元，其于指令獲取階段自存儲器獲取指令，以及第二總線接口單元，其于數(shù)據(jù)存取階段對存儲器進行存取。
本發(fā)明的再一實施例提供一種可減少延遲的數(shù)據(jù)發(fā)送與接收方法，以改善系統(tǒng)總線通訊能力，此方法包含自第一處理器總線接口單元發(fā)送第一請求至系統(tǒng)總線的第一請求，以及自第二處理器總線接口單元發(fā)送第二請求至系統(tǒng)總線。
本發(fā)明還提供了一種適用于處理器與系統(tǒng)總線間以減少延遲的數(shù)據(jù)發(fā)送與接收方法，包含通過第一處理器總線接口單元發(fā)送第一請求至該系統(tǒng)總線；以及通過第二處理器總線接口單元發(fā)送第二請求至該系統(tǒng)總線；其中該第一請求與該第二請求是分別來自該處理器的不同管線階段，且可于該第一請求未服務完成之前發(fā)送并開始處理該第二請求。
本發(fā)明還提供了一種可減少延遲的計算機系統(tǒng)，包含處理器，具有包含至少一指令獲取階段與一數(shù)據(jù)存取階段的核心管線；第一總線接口單元，于該指令獲取階段至存儲器獲取指令；以及第二總線接口單元，于該數(shù)據(jù)存取階段存取數(shù)據(jù)至該存儲器；其中該第二總線接口單元可于該第一總線接口單元尚未完成指令獲取之前，存取數(shù)據(jù)至該存儲器。


圖1是已知計算機系統(tǒng)的方塊圖。
圖2是已知處理器的方塊圖。
圖3是已知處理器的核心管線的方塊圖。
圖4顯示一已知計算機系統(tǒng)的各元件運作的時序圖。
圖5是本發(fā)明一實施例的計算機系統(tǒng)的方塊圖。
圖6是本發(fā)明另一實施例的計算機系統(tǒng)與核心管線細部的方塊圖。
圖7是本發(fā)明另一實施例的計算機系統(tǒng)的方塊圖。
圖8為本發(fā)明一實施例的系統(tǒng)總線上各元件運作的時序圖。
100計算機系統(tǒng) 102處理器104總線主控裝置106總線主控裝置108系統(tǒng)總線110存儲器112外設裝置114系統(tǒng)總線仲裁器202處理器 204總線主控裝置208系統(tǒng)總線210存儲器212外設裝置214系統(tǒng)總線仲裁器216核心管線218指令快取存儲器220數(shù)據(jù)快取存儲器 222寫回緩沖器
224總線接口單元302處理器304總線主控裝置308系統(tǒng)總線310存儲器 312外設裝置314系統(tǒng)總線仲裁器 316核心管線318指令快取存儲器 320數(shù)據(jù)快取存儲器322寫回緩沖器 324總線接口單元328獲取階段330解碼階段332執(zhí)行階段334存儲器存取階段336寫回存取階段502處理器504總線主控裝置508系統(tǒng)總線509邊帶通道510存儲器511存儲器控制器512外設裝置514系統(tǒng)總線仲裁器 516核心管線518指令快取存儲器 520數(shù)據(jù)快取存儲器522寫回緩沖器 526總線接口單元538總線接口單元602處理器604總線主控裝置608系統(tǒng)總線609邊帶通道610存儲器611存儲器控制器612外設裝置614系統(tǒng)總線仲裁器 616核心管線618指令快取存儲器 620數(shù)據(jù)快取存儲器622寫回緩沖器 626總線接口單元628獲取階段630解碼階段632執(zhí)行階段634數(shù)據(jù)存取階段636寫回階段638總線接口單元702處理器 704總線主控裝置708系統(tǒng)總線709邊帶通道710存儲器 711存儲器控制器712外設裝置 714系統(tǒng)總線仲裁器716核心管線718指令快取存儲器720數(shù)據(jù)快取存儲器 722寫回緩沖器
726總線接口單元 728獲取階段730解碼階段 732執(zhí)行階段734數(shù)據(jù)存取階段 736寫回階段738總線接口單元 740總線接口單元具體實施方式
本發(fā)明揭露一種計算機系統(tǒng)，特別是一種可改善系統(tǒng)總線通訊能力的處理器系統(tǒng)。本發(fā)明的一實施例提供一種可減少延遲的數(shù)據(jù)傳送與接收系統(tǒng)，該系統(tǒng)的處理器具有與系統(tǒng)總線耦接的第一處理器總線接口單元以及第二處理器總線接口單元。該第一處理器總線接口單元通過系統(tǒng)總線對存儲器發(fā)送請求以支持指令的獲取，而第二處理器總線接口單元對存儲器與外設裝置發(fā)送請求以支持數(shù)據(jù)存取。在不允許任一總線主控裝置執(zhí)行超過一項分散交易的系統(tǒng)總線規(guī)格，例如先進高性能總線規(guī)格的計算機系統(tǒng)中，第一處理器總線接口單元與第二處理器總線接口單元可允許處理器在第一核心管線階段起始第一分散交易，并且無論此第一分散交易完成與否，仍可在第二核心管線階段起始第二分散交易。
于已知技術中，若在獲取階段需要執(zhí)行存儲器存取以完成指令的獲取，相較于該指令已存在于處理器的指令快取存儲器之內(nèi)的情況，則核心管線可能會發(fā)生延遲，使數(shù)據(jù)存取需要費更多個時鐘周期才能完成。此種延遲的潛在影響為核心管線的下游階段，例如數(shù)據(jù)存取階段，即會受阻而無法對存儲器或外設裝置發(fā)送請求。其是因為系統(tǒng)總線規(guī)格不允許單一總線主控裝置執(zhí)行多重分散交易，若先前的獲取階段已發(fā)送請求，則下游階段無法再作請求。在此情況下，數(shù)據(jù)存取階段必須暫行等待，直到獲取階段對存儲器所做的請求執(zhí)行完畢為止。上述情形可能造成核心管線額外的延遲，且降低處理器的效能。
本發(fā)明的一實施例可減少核心管線延遲對計算機系統(tǒng)的性能所造成的影響，其可允許處理器對存儲器或其它元件同時發(fā)送超過一個請求至系統(tǒng)總線上。
本發(fā)明的一些實施例將詳細描述如下。然而，除了本發(fā)明所揭露的實施例之外，本發(fā)明還可以廣泛地在其它的實施例中施行，且本發(fā)明的范圍不受限定，凡其它未脫離本發(fā)明所揭示的精神下而完成的等效改變或修飾，以之后的申請專利范圍為準。
圖1為已知技術的計算機系統(tǒng)100的架構(gòu)。此計算機系統(tǒng)100的處理器102、存儲器110、其它的總線主控裝置104、106、外設裝置112以及系統(tǒng)總線仲裁器114皆耦接至系統(tǒng)總線108，以與系統(tǒng)中的其它元件相互溝通。如所已知，總線主控裝置104、106為位于系統(tǒng)總線108上的元件，并利用系統(tǒng)總線108與其它位在系統(tǒng)總線108上的元件相互溝通。系統(tǒng)總線108可能是任何規(guī)格的總線，例如先進高性能總線。系統(tǒng)總線仲裁器114負責仲裁哪個元件可存取系統(tǒng)總線108，亦判斷何時該元件可對系統(tǒng)總線108作數(shù)據(jù)傳輸。
圖2為處理器202的方塊圖。如已知所示，處理器202是通過總線接口單元224與系統(tǒng)總線208進行通訊。核心管線216可對存儲器210發(fā)送數(shù)據(jù)讀取或者數(shù)據(jù)寫入的請求。在一實施例中，指令快取存儲器218、數(shù)據(jù)快取存儲器220與數(shù)據(jù)寫回緩沖器222是用以服務核心管線216的某一階段的請求，如有必要，此請求可通過總線接口單元224中繼傳送到存儲器系統(tǒng)210。圖3是示意處理器的核心管線316的方塊圖。當獲取階段328對指令快取存儲器318請求指令，指令快取存儲器318若包含此指令的話，可直接傳送此指令至獲取階段328；若否，則需通過總線接口單元324與系統(tǒng)總線308對存儲器310發(fā)送請求，以取得此指令并傳送至獲取階段328。同理，當存儲器存取階段334對數(shù)據(jù)快取存儲器320請求數(shù)據(jù)時，若數(shù)據(jù)快取存儲器320包含此數(shù)據(jù)，則可直接將數(shù)據(jù)傳送至存儲器存取階段334；若否，則通過總線接口單元324與系統(tǒng)總線308對存儲器310或外設裝置312發(fā)送請求，以取得此數(shù)據(jù)并傳送至存儲器存取階段324。又，于一實施例中，當存儲器存取階段334請求寫入數(shù)據(jù)至存儲器310或外設裝置312時，數(shù)據(jù)快取存儲器320將決定是將此請求直接通過總線接口單元324與系統(tǒng)總線308傳送至其目的地，或者將此數(shù)據(jù)發(fā)布至寫回緩沖器322。如果此數(shù)據(jù)是發(fā)布至寫回緩沖器322，則此數(shù)據(jù)會被儲存于寫回緩沖器322直到較高優(yōu)先權的請求被服務為止；接著寫回緩沖器322會通過總線接口單元324與系統(tǒng)總線308將數(shù)據(jù)寫入存儲器310中。
系統(tǒng)總線308為符合可支持分散交易規(guī)格的系統(tǒng)總線。如所已知與圖4的時序圖所示，總線主控裝置發(fā)送請求n，并通過系統(tǒng)總線與總線接口單元傳送至從屬裝置(slave device)，從屬裝置對此請求響應分散控制信號，以示意此交易為分散交易，并使系統(tǒng)總線仲裁器允許其它總線主控裝置存取系統(tǒng)總線。當該從屬裝置完成對此請求的服務，且準備好對發(fā)出請求的總線主控裝置傳送響應時，其送出非分散(unsplit)信號，以通知系統(tǒng)總線仲裁器與發(fā)出請求的總線主控裝置此交易已準備進入完成。此非分散信號可通過邊帶信道(sideband channel)傳送至系統(tǒng)總線仲裁器與發(fā)出請求的總線主控裝置，然而，本領域技術人員應可理解該非分散信號亦可以其它方式傳送。
然而，如圖4所示，處理器的單一總線接口單元所發(fā)送的兩個連續(xù)請求n與m可能造成存儲器閑置時間的產(chǎn)生，如圖中存儲器內(nèi)部狀態(tài)所示。如已知所示，當核心管線中各階段所需的數(shù)據(jù)須自存儲器獲取時，自存儲器獲取與寫入數(shù)據(jù)所需的時間會有遭遇到瓶頸的時候，導致處理器的核心管線延遲。反之，若核心管線各階段所需的數(shù)據(jù)是來自于處理器的快取存儲器時，則核心管線可較快完成運作。
圖5為本發(fā)明一實施例的計算機系統(tǒng)500的方塊圖。于此實施例中，處理器502、存儲器510、其它的總線主控裝置504、外設裝置512與系統(tǒng)總線仲裁器514皆耦接至系統(tǒng)總線508，以與系統(tǒng)中的其它元件相互溝通。存儲器510用以儲存處理器502與計算機系統(tǒng)500其它的元件所需的數(shù)據(jù)以及指令。存儲器510也允許處理器502以及計算機系統(tǒng)500其它的元件通過對存儲器控制器511發(fā)送請求的方式，將數(shù)據(jù)儲存或?qū)懭胫链鎯ζ?10。眾所周知，存儲器控制器511可代表存儲器510接收請求并管理各請求對存儲器510的存取。處理器502包含核心管線516，用以于處理器502之中執(zhí)行下列工作(但不限定)獲取指令、解碼指令、執(zhí)行指令、讀寫存儲器。處理器502的核心管線516可與指令快取存儲器518、數(shù)據(jù)快取存儲器520及寫回緩沖器522進行通訊。指令快取存儲器518是保留作為將指令高速傳送至核心管線516之用的快取存儲器。如所已知，指令快取存儲器518可用以保留最近所獲取的指令以利快取，應用預測算法以獲取及儲存常被請求的指令，或預測核心管線516即將會請求的指令。然而，指令快取存儲器518通常不會將核心管線516可能請求的所有指令加以儲存，因此若核心管線516所請求的指令不在指令快取存儲器518中，則指令快取存儲器518會通過第一總線接口單元526向存儲器510請求該指令。
上述各元件還耦接至邊帶通道509，用以溝通耦接至系統(tǒng)總線508的各元件之間的各類信號。例如，“分散”或“非分散”信號即可通過邊帶通道509進行傳遞，以避免占用系統(tǒng)總線508。
數(shù)據(jù)快取存儲器520是保留作為數(shù)據(jù)于存儲器510至核心管線516的高速傳遞之用。然而數(shù)據(jù)快取存儲器520通常不會將核心管線516所請求的數(shù)據(jù)全部儲存起來。若核心管線516所請求的數(shù)據(jù)不包含在數(shù)據(jù)快取存儲器520中，則數(shù)據(jù)快取存儲器520會通過第二總線接口單元538向存儲器系統(tǒng)510請求數(shù)據(jù)。
數(shù)據(jù)快取存儲器520也可用以保留核心管線516所產(chǎn)生的對存儲器510寫入數(shù)據(jù)的請求，并在適當?shù)臅r機發(fā)送至寫回緩沖器522。寫回緩沖器522可使用任何已知的方法或算法以有效地緩沖核心管線516的請求，并通過第二總線接口單元538發(fā)送該請求以將數(shù)據(jù)寫入存儲器510。寫回緩沖器522還可與數(shù)據(jù)快取存儲器520進行通訊，其亦可通過第二總線接口單元538傳送核心管線516的請求以將數(shù)據(jù)寫入存儲器510中。
系統(tǒng)總線仲裁器514用以仲裁對系統(tǒng)總線508的存取，并判斷何時為某一系統(tǒng)總線主控裝置可擦寫數(shù)據(jù)至系統(tǒng)總線508的適當時機。如所已知，若系統(tǒng)總線508為不允許單一總線主控裝置執(zhí)行超過一個分散交易的規(guī)格時，例如先進高性能總線，自存儲器510獲取與寫入數(shù)據(jù)會導致核心管線516的管線延遲，進而造成系統(tǒng)效能降低。根據(jù)本發(fā)明所揭露的實施例，處理器502可通過第一總線接口單元526與第二總線接口單元538的使用，達到使系統(tǒng)總線508以及系統(tǒng)總線仲裁器514猶如面對多個總線主控裝置的效果。因此，本發(fā)明的處理器502可同時起始一個以上的分散交易，以減少管線延遲的影響，降低存儲器閑置時間并提升計算機系統(tǒng)的效能。
圖6是本發(fā)明另一實施例的計算機系統(tǒng)與核心管線細部的方塊圖。此計算機系統(tǒng)600包含處理器602與獲取管線階段628、解碼管線階段630、執(zhí)行管線階段632、數(shù)據(jù)存取管線階段634以及寫回管線階段636。獲取管線階段628是耦接至指令快取存儲器618，指令快取存儲器618用以保留獲取階段628所請求的指令，使指令可高速傳送至核心管線616。如已知所示，指令快取存儲器618可保留最近所獲取的指令、應用預測算法以獲取及儲存常使用的請求指令、或預測獲取階段628即將使用的指令。然而指令快取存儲器618并不會儲存核心管線616可能請求的所有指令。若獲取階段628所請求的指令并不包含在指令快取存儲器618中，則指令快取存儲器618將會通過第一總線接口單元626自存儲器610請求指令。再者，上述的各個元件還可與邊帶通道609相耦接，以于系統(tǒng)總線608所連接的各元件之間溝通信號。例如，“分散”或“非分散”信號可由邊帶信道609進行傳遞，而不需由系統(tǒng)總線608來傳遞此信號。
數(shù)據(jù)存取階段634是耦接至數(shù)據(jù)快取存儲器620，其是用以保留數(shù)據(jù)存取階段634所請求的快取存儲器數(shù)據(jù)。數(shù)據(jù)快取存儲器620保留存儲器610的快取數(shù)據(jù)，以利高速傳送至數(shù)據(jù)存取階段634。數(shù)據(jù)快取存儲器620還與第二總線接口單元638相耦接，第二總線接口單元638又與系統(tǒng)總線608耦接。第二總線接口單元638代表數(shù)據(jù)快取存儲器620與耦接至系統(tǒng)總線608的計算機系統(tǒng)元件進行通訊。然而數(shù)據(jù)快取存儲器620通常并不會將數(shù)據(jù)存取階段634可能會請求的所有數(shù)據(jù)儲存起來。若數(shù)據(jù)存取階段634所請求的數(shù)據(jù)不在數(shù)據(jù)快取存儲器620中，則數(shù)據(jù)快取存儲器620會通過第二總線接口單元638自存儲器610或外設裝置612請求數(shù)據(jù)。
若核心管線616請求覆寫存儲器610中的數(shù)據(jù)，且該筆數(shù)據(jù)亦同時存在于數(shù)據(jù)快取存儲器620中，則數(shù)據(jù)快取存儲器620會將該筆數(shù)據(jù)連帶更新。這個操作可以減少在僅因核心管線616發(fā)送請求以更新存儲器610的數(shù)據(jù)的情況下，數(shù)據(jù)快取存儲器620需重新請求已自存儲器60中快取而得的數(shù)據(jù)的需要。
數(shù)據(jù)快取存儲器620也耦接至寫回緩沖器622。寫回緩沖器622用以保留數(shù)據(jù)存取階段634請求寫入存儲器610的數(shù)據(jù)的快取或緩沖之用。寫回緩沖器622亦耦接至第二總線接口單元638，如上所述，第二總線接口單元638進而耦接至系統(tǒng)總線608。寫回緩沖器622可保留數(shù)據(jù)快取存儲器620所產(chǎn)生的寫入存儲器的請求，并將這些請求在適當?shù)臅r候通過第二總線接口單元638與系統(tǒng)總線608傳送至存儲器610。寫回緩沖器622可使用任何已知方法或算法來提升緩沖與傳送請求以寫入存儲器610的效能。
圖7為本發(fā)明另一實施例的方塊圖。此計算機系統(tǒng)700包含處理器702、存儲器710、其它的總線主控裝置704、外設裝置712與系統(tǒng)總線仲裁器714，上述各元件皆耦接至系統(tǒng)總線708以利于彼此間的通訊。存儲器710儲存處理器702與計算機系統(tǒng)700其它的元件所需的數(shù)據(jù)以及指令，且容許處理器702以及計算機系統(tǒng)700其它的元件將數(shù)據(jù)儲存或?qū)懭肫渲小Ｌ幚砥?02包含核心管線716，以于處理器702之中執(zhí)行下列各項工作(但不局限)獲取指令、解碼指令、執(zhí)行指令、讀寫存儲器。如圖7中所示，核心管線716包含獲取階段728、解碼階段730、執(zhí)行階段732、數(shù)據(jù)存取階段734以及寫回階段736。處理器702的各個核心管線階段可與指令快取存儲器718、數(shù)據(jù)快取存儲器單元720以及寫回緩沖器722進行通訊。
獲取階段728耦接至指令快取存儲器718，而指令快取存儲器718用以保留指令的快取，以利高速傳送至獲取階段728。如已知所示，指令快取存儲器718可保留最近所獲取的指令、應用預測算法以獲取及儲存常使用的請求指令、或預測獲取階段728即將使用到的指令。然而指令快取存儲器718并不會儲存核心管線716可能請求的所有指令。若獲取階段728所請求的指令并不包含在指令快取存儲器718之中，則指令快取存儲器718將會通過第一總線接口單元726自存儲器系統(tǒng)710請求指令。
數(shù)據(jù)存取階段734是耦接至用以保存其所請求的數(shù)據(jù)的快取的數(shù)據(jù)快取存儲器720。數(shù)據(jù)快取存儲器720用以保留存儲器710中數(shù)據(jù)的快取，以利高速傳送至核心管線716。數(shù)據(jù)快取存儲器720是耦接至第二總線接口單元738，后者又與系統(tǒng)總線708耦接。第二總線接口單元738代表數(shù)據(jù)快取存儲器720與計算機系統(tǒng)中位于系統(tǒng)總線708之上的元件進行通訊。然而數(shù)據(jù)快取存儲器720并不會將數(shù)據(jù)存取階段734可能會請求的所有數(shù)據(jù)儲存起來。若數(shù)據(jù)存取階段734所請求的數(shù)據(jù)不在數(shù)據(jù)快取存儲器720中，則數(shù)據(jù)快取存儲器720會通過第二總線接口單元738自存儲器710或外設裝置712請求數(shù)據(jù)。
數(shù)據(jù)快取存儲器720亦耦接至寫回緩沖器722，后者是用以保留數(shù)據(jù)存取階段734請求寫入存儲器710的數(shù)據(jù)的快取或緩沖之用。寫回緩沖器722亦耦接至第三總線接口單元740，第三總線接口單元740進而耦接至系統(tǒng)總線708。第三總線接口單元740代表寫回緩沖器722與計算機系統(tǒng)700中耦接至系統(tǒng)總線708的元件進行通訊。寫回緩沖器722可保留數(shù)據(jù)存取階段734所產(chǎn)生的寫入請求，并將這些請求在適當?shù)臅r候通過第三總線接口單元740傳送至存儲器710。寫回緩沖器722可使用任何已知方法或算法來提升緩沖與傳送請求以寫入存儲器710的效能。
系統(tǒng)總線仲裁器714仲裁系統(tǒng)總線708上的存取，并判斷何時為系統(tǒng)總線主控裝置704讀寫數(shù)據(jù)至系統(tǒng)總線708的適當時機。如上所述，若系統(tǒng)總線708的規(guī)格，例如先進高效能總線，是不允許系統(tǒng)總線708上的每一個系統(tǒng)總線主控裝置704執(zhí)行超過一個的分散交易時，獲取或?qū)懭霐?shù)據(jù)至存儲器710可能導致核心管線716的管線延遲，進而造成系統(tǒng)效能降低。綜上所述，本發(fā)明的處理器702可通過第一總線接口單元726、第二總線接口單元738、第三總線接口單元740有效地產(chǎn)生系統(tǒng)總線708連接超過一個以上的系統(tǒng)總線主控裝置704的效果。此外，本發(fā)明所揭露的處理器702可營造系統(tǒng)總線708是連接3個系統(tǒng)總線主控裝置的效果，使其可起始最少3個分散交易，進而減少管線延遲的影響、降低存儲器閑置時間并提升計算機系統(tǒng)的效能。再者，上述元件還可耦接至邊帶信道709，以與系統(tǒng)總線708上的其它元件交流各種控制信號。例如，“分散”或“非分散”信號可通過邊帶通道709進行傳遞，以避免占用系統(tǒng)總線708。
圖8為一系統(tǒng)總線上各元件運作的時序圖，該等元件包含處理器、存儲器、系統(tǒng)總線仲裁器與邊帶通訊信道，于此圖可得知本發(fā)明的系統(tǒng)效能與效率的提升。請一并參考圖4所示的兩個連續(xù)存儲器請求nt與m，對照圖8存儲器內(nèi)部狀態(tài)(Memory Internal Status)的部分，由圖式可知存儲器的閑置時間減少了，且存儲器在第一請求完成前就已開始服務第二個請求，使存儲器可得到更有效率的使用。來自處理器的系統(tǒng)總線活動顯示系統(tǒng)總線上由處理器的存儲器請求所起始的活動。來自存儲器的系統(tǒng)總線響應(System Busresponse)顯示處理器如何處理對存儲器的多個分散交易。
存儲器內(nèi)部狀態(tài)則示意了存儲器如何在一指令請求尚未完成之前，開始執(zhí)行另一數(shù)據(jù)請求。存儲器可于其存取指令請求nt所請求的指令后，隨即開始存取另一數(shù)據(jù)請求m所請求的數(shù)據(jù)。后項的數(shù)據(jù)的存取系發(fā)生于前項的指令開始被請求該指令的總線接口單元讀取之時。隨后，當所存取的數(shù)據(jù)被請求該數(shù)據(jù)的系統(tǒng)總線接口單元讀取時，存儲器即可服務下一個指令請求。上述處理器存儲器請求間的處理重迭(overlapping)可促進系統(tǒng)效能的提升并減少存儲器閑置時間。
權利要求
1.一種可減少延遲的數(shù)據(jù)發(fā)送與接收系統(tǒng)，包含處理器，具有耦接至系統(tǒng)總線的第一處理器總線接口單元與第二處理器總線接口單元；系統(tǒng)總線仲裁器，耦接至該系統(tǒng)總線，用以仲裁該系統(tǒng)總線的存取；以及存儲器，耦接至該系統(tǒng)總線；其中該第一處理器總線接口單元與該第二處理器總線接口單元用以發(fā)送請求至存儲器控制器，該存儲器控制器用以控制該存儲器的存取，并可服務來自該第一處理器總線接口單元的第一請求與來自該第二處理器總線接口單元的第二請求，并在該第一請求服務完成前即可開始服務該第二請求。
2.根據(jù)權利要求1所述的數(shù)據(jù)發(fā)送與接收系統(tǒng)，其中該第一處理器總線接口單元是耦接至該處理器的指令獲取階段，并發(fā)送請求至該存儲器以獲取指令；該第二處理器總線接口單元是耦接至該處理器的數(shù)據(jù)存取階段，并發(fā)送請求至該存儲器以讀取或?qū)懭霐?shù)據(jù)。
3.根據(jù)權利要求2所述的數(shù)據(jù)發(fā)送與接收系統(tǒng)，其中該第二處理器總線單元還可發(fā)送請求至耦接于該系統(tǒng)總線的外設裝置，以讀取或?qū)懭霐?shù)據(jù)。
4.根據(jù)權利要求1所述的數(shù)據(jù)發(fā)送與接收系統(tǒng)，還包含邊帶信道，用以傳送控制信號至該處理器與該系統(tǒng)總線仲裁器，其中該控制信號于下列至少一種狀況發(fā)生時，會通告該處理器與該系統(tǒng)總線仲裁器自該系統(tǒng)總線讀取數(shù)據(jù)以及自該系統(tǒng)總線寫入數(shù)據(jù)。
5.根據(jù)權利要求4所述的數(shù)據(jù)發(fā)送與接收系統(tǒng)，其中該存儲器控制器于接收到該第一請求與該第二請求時，分別發(fā)送分散控制信號以響應，并于執(zhí)行完畢該第一請求與該第二請求時，分別發(fā)送非分散控制信號。
6.根據(jù)權利要求1所述的數(shù)據(jù)發(fā)送與接收系統(tǒng)，還包含第三處理器總線接口單元，耦接至該系統(tǒng)總線；其中該存儲器控制器于該第一請求與該第二請求完成執(zhí)行前，可服務該第三處理器總線接口單元的第三請求以將數(shù)據(jù)寫入該存儲器。
7.一種適用于處理器與系統(tǒng)總線間以減少延遲的數(shù)據(jù)發(fā)送與接收方法，包含通過第一處理器總線接口單元發(fā)送第一請求至該系統(tǒng)總線；以及通過第二處理器總線接口單元發(fā)送第二請求至該系統(tǒng)總線；其中該第一請求與該第二請求是分別來自該處理器的不同管線階段，且可于該第一請求未服務完成之前發(fā)送并開始處理該第二請求。
8.根據(jù)權利要求7所示的數(shù)據(jù)發(fā)送與接收方法，其中該第一處理器總線接口單元與該第二處理器總線接口單元可通過下列項目的組合耦接至該管線階段指令快取存儲器、數(shù)據(jù)快取存儲器與寫回緩沖器。
9.根據(jù)權利要求7所示的數(shù)據(jù)發(fā)送與接收方法，其中該第一請求與該第二請求是通過該系統(tǒng)總線傳送至存儲器，以存取該存儲器；該存儲器接收到該第一請求與該第二請求時，分別發(fā)送分散控制信號作為響應，并于該第一請求與該第二請求的存取執(zhí)行完畢時，分別發(fā)送非分散信號作為響應。
10.根據(jù)權利要求7所示的數(shù)據(jù)發(fā)送與接收方法，還包含通過第三處理器總線接口單元發(fā)送第三請求至該系統(tǒng)總線；以及于該第二請求處理完成前開始處理該第三請求。
11.根據(jù)權利要求10所示的數(shù)據(jù)發(fā)送與接收方法，其中該第一請求、該第二請求與該第三請求通過該系統(tǒng)總線傳送至存儲器，以執(zhí)行下列項目的組合寫入數(shù)據(jù)至該存儲器，自該存儲器讀取數(shù)據(jù)，自該存儲器獲取指令。
12.一種可減少延遲的計算機系統(tǒng)，包含處理器，具有包含至少一指令獲取階段與一數(shù)據(jù)存取階段的核心管線；第一總線接口單元，于該指令獲取階段至存儲器獲取指令；以及第二總線接口單元，于該數(shù)據(jù)存取階段存取數(shù)據(jù)至該存儲器；其中該第二總線接口單元可于該第一總線接口單元尚未完成指令獲取之前，存取數(shù)據(jù)至該存儲器。
13.根據(jù)權利要求12所述的計算機系統(tǒng)，還包含第三總線接口單元，于該數(shù)據(jù)存取階段存取該存儲器；其中該第二總線接口單元是于該數(shù)據(jù)存取階段自該存儲器讀取數(shù)據(jù)，而該第三總線接口單元是于該數(shù)據(jù)存取階段寫入數(shù)據(jù)至該存儲器。
14.根據(jù)權利要求13所述的計算機系統(tǒng)，其中該第一總線接口單元、該第二總線接口單元與該第三總線接口單元皆耦接至系統(tǒng)總線，并通過該系統(tǒng)總線與該存儲器通訊。
15.根據(jù)權利要求12所述的計算機系統(tǒng)，還包含下列項目的組合指令快取存儲器，耦接至該指令獲取階段，用以保留欲傳送至該指令獲取階段的指令的快取，并代表該指令獲取階段通過該第一總線接口單元以及該系統(tǒng)總線自該存儲器請求指令；數(shù)據(jù)快取存儲器，耦接至該數(shù)據(jù)存取階段，用以保留欲傳送至該數(shù)據(jù)存取階段的數(shù)據(jù)的快取，并代表該數(shù)據(jù)存取階段通過該第二總線接口單元與該系統(tǒng)總線自該存儲器請求數(shù)據(jù)；以及寫回緩沖器，耦接至與該數(shù)據(jù)快取存儲器，用以代表該數(shù)據(jù)存取階段緩沖寫入數(shù)據(jù)至該存儲器的請求，并通過下列組合其中至少一者傳送寫入數(shù)據(jù)至該存儲器的請求該第二總線接口單元與該系統(tǒng)總線，以及該第三總線接口單元與該系統(tǒng)總線。
全文摘要
本發(fā)明是關于一種可減少延遲的數(shù)據(jù)傳送與接收系統(tǒng)及其方法，以提升處理器－存儲器間的執(zhí)行效能，此系統(tǒng)包含處理器，其具有第一總線接口單元及第二總線接口單元。該處理器可同時處理與存儲器間多個待處理的交易。
文檔編號G06F13/16GK101021820SQ200710088198
公開日2007年8月22日 申請日期2007年3月20日 優(yōu)先權日2006年8月4日
發(fā)明者李察·鄧肯, 威廉V·米勒 申請人:威盛電子股份有限公司