專利名稱：多通道同時轉(zhuǎn)換采樣電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種微處理器集成電路的A/D轉(zhuǎn)換電路，特別是一種多路信號同時完成A/D轉(zhuǎn)換的電路。
目前，在微型計算機(jī)和微處理器用于工業(yè)控制和智能儀表時，常需要對多路模擬信號同時進(jìn)行采樣和轉(zhuǎn)換，其A/D轉(zhuǎn)換電路常采用一片快速A/D轉(zhuǎn)換器集成電路和多路開關(guān)電路，來依次完成多路信號的轉(zhuǎn)換，其不足之處是多路信號的采樣轉(zhuǎn)換存在時間差，即使使用快速A/D轉(zhuǎn)換器集成電路可以減少該時間差，也無法使該時間差為零，即不能實(shí)現(xiàn)多路信號同時完成轉(zhuǎn)換。
本發(fā)明的目的就是針對上述不足之處而提供一種能實(shí)現(xiàn)多路信號同時完成A/D轉(zhuǎn)換的電路。
本發(fā)明的技術(shù)解決方案是一種多通道同時采樣轉(zhuǎn)換電路，包括A/D轉(zhuǎn)換器集成電路、微處理器集成電路及與之相配合的地址譯碼器集成電路和邏輯門集成電路，其特征是所述的A/D轉(zhuǎn)換器集成電路為多個串行A/D轉(zhuǎn)換器集成電路。還包括三態(tài)門緩沖器集成電路。該串行A/D轉(zhuǎn)換器集成電路的各片選端與三態(tài)門緩沖器集成電路的控制端、地址譯碼器集成電路的輸出端和邏輯門集成電路的輸入端連接；各外加時鐘端與邏輯門集成電路的輸出端連接；各信號輸出端分別與三態(tài)門緩沖器集成電路的信號輸入端連接；三態(tài)門緩沖器集成電路的信號輸出端與微處理器集成電路的數(shù)據(jù)輸入端連接。
本發(fā)明由于采用多個串行A/D轉(zhuǎn)換器集成電路，并通過三態(tài)門緩沖器集成電路和微處理器集成電路的數(shù)據(jù)總線相連接，微處理器集成電路的地址信號和“讀”信號經(jīng)邏輯電路處理后連接到串行A/D轉(zhuǎn)換器集成電路的片選端和時鐘端，在軟件的驅(qū)動下，微處理器集成電路執(zhí)行“讀”操作指令，產(chǎn)生一個有效的控制信號，將三態(tài)門緩沖器集成電路和A/D轉(zhuǎn)換器集成電路的片選端打開，同時將出現(xiàn)在多個串行A/D轉(zhuǎn)換器集成電路數(shù)據(jù)端的數(shù)據(jù)經(jīng)已打開的三態(tài)門緩沖器集成電路讀入到微處理器集成電路的內(nèi)部，轉(zhuǎn)換完成后關(guān)斷三態(tài)門緩沖器集成電路、串行A/D轉(zhuǎn)換器集成電路的片選和時鐘。與現(xiàn)有技術(shù)相比，本發(fā)明克服了現(xiàn)有技術(shù)中多路信號的采樣轉(zhuǎn)換存在時間差的不足之處，具有多路信號同時轉(zhuǎn)換的特點(diǎn)，因而達(dá)到了本發(fā)明的目的。
附圖的圖面說明如下

圖1為本發(fā)明的電路圖；圖2本發(fā)明的驅(qū)動軟件流程圖；圖3為本發(fā)明的數(shù)據(jù)變換軟件流程圖。
下面結(jié)合附圖對本發(fā)明作進(jìn)一步詳述若有a1～an路模擬信號需進(jìn)行采樣轉(zhuǎn)換，則采用n個串行A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n，將a1～an路模擬信號輸入至A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n的信號輸入端AI，將A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n的各信號輸出端DO分別連至三態(tài)門緩沖器集成電路IC2的信號輸入端DI1～DIn，再將三態(tài)門緩沖器集成電路IC2的信號輸出端DO1～DOn連至微處理器集成電路IC3的數(shù)據(jù)輸入端D1～Dn。微處理器集成電路IC3的地址總線A通過地址譯碼器集成電路IC4譯碼后從O端輸出控制信號，一路送到n個串行A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n的片選端CS，第二路送到三態(tài)門緩沖器集成電路IC2的控制端C，第三路送到邏輯門集成電路IC5的輸入端I1，同時微處理器集成電路IC3的讀信號從RD端也輸入到邏輯門集成電路IC5的另一輸入端I2，經(jīng)邏輯處理后從其輸出端O腳分別輸入到A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n，的外加時鐘端CLK。
本發(fā)明的驅(qū)動軟件流程為給出A/D地址，執(zhí)行讀操作，保存讀入的字節(jié)，再判斷是否完成轉(zhuǎn)換，若沒完成，則從讀操作開始重新進(jìn)行，若完成轉(zhuǎn)換則結(jié)束。
本發(fā)明的多路串行數(shù)據(jù)變換為多路并行數(shù)據(jù)的軟件流程為指針指向首字節(jié)，讀一個字節(jié)，右移一位將低位移入微處理器程序狀態(tài)字中的“進(jìn)位位”，回存該字節(jié)，修改指針，將進(jìn)位位中的內(nèi)容移入結(jié)果存放單元中，再判斷該路是否完成轉(zhuǎn)換，若未完成轉(zhuǎn)換，則程序返至讀字節(jié)重新進(jìn)行，若完成轉(zhuǎn)換，則將變換結(jié)果保存起來并繼續(xù)向下進(jìn)行。
工作時，在軟件的驅(qū)動下微處理器集成電路IC3執(zhí)行對特定地址(該地址即為這n個A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n的地址)的“讀”操作指令，該“讀”指令會產(chǎn)生一個脈沖，而地址譯碼器集成電路IC4會在微處理器集成電路IC3訪問A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n時產(chǎn)生一個有效的控制信號，這個信號用作三態(tài)門緩沖器集成電路IC2的打開信號和A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n的片選信號，同時用來控制“讀”指令產(chǎn)生的脈沖是否輸出到A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n的時鐘端CLK。因此在微處理器集成電路IC3執(zhí)行這段程序時，會產(chǎn)生串行A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n的片選和時鐘信號，程序根據(jù)不同型號的A/D轉(zhuǎn)換器集成電路產(chǎn)生所需個數(shù)重復(fù)執(zhí)行“讀”指令以產(chǎn)生所需個數(shù)的時鐘脈沖。在時鐘脈沖的作用下，A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n將轉(zhuǎn)換的數(shù)據(jù)一位一位通過其數(shù)據(jù)輸出線輸出，再通過已打開的三態(tài)門緩沖器集成電路IC2輸出到微處理器集成電路IC3的數(shù)據(jù)總線D1～Dn。并同時將出現(xiàn)在n個串行A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n數(shù)據(jù)端DO的數(shù)據(jù)經(jīng)已打開的三態(tài)門緩沖器集成電路IC2和微處理器集成電路IC3的數(shù)據(jù)總線讀入到微處理器集成電路IC3的內(nèi)部，轉(zhuǎn)換完成后關(guān)斷三態(tài)門緩沖器集成電路IC2、串行A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n片選和時鐘。需注意的是，對于不同的微處理器集成電路IC3其邏輯門集成電路IC5應(yīng)略有不同，原則是應(yīng)使在一次完整的A/D轉(zhuǎn)換過程中，A/D轉(zhuǎn)換器集成電路IC1-1～I(xiàn)C1-n的片選信號應(yīng)保持不變。微處理器集成電路IC3在執(zhí)行一連串的“讀”指令時，每執(zhí)行一條“讀”指令，即可得到一個字節(jié)(視具體微處理器集成電路會有不同)，該字節(jié)中的各位分別為不同A/D轉(zhuǎn)換結(jié)果的同一位數(shù)據(jù)。所以一路A/D轉(zhuǎn)換器集成電路轉(zhuǎn)換的結(jié)果存放在幾個字節(jié)里。對于8位的A/D轉(zhuǎn)換器集成電路，其8位數(shù)據(jù)分別在8個字節(jié)中的同一位，10位A/D轉(zhuǎn)換器集成電路10位數(shù)據(jù)存放于10個字節(jié)中的同一位，余類推。一次完整的轉(zhuǎn)換完成后，利用軟件將得到的多路串行數(shù)據(jù)變換為多路并行數(shù)據(jù)。
本發(fā)明的一個實(shí)施例所采用的器件如下IC1-1～I(xiàn)C1-n采用TLC1549型A/D轉(zhuǎn)換器集成電路、IC2采用74LS244型三態(tài)門緩沖器集成電路、IC3采用8031型微處理器集成電路、IC4采用74LS138型地址譯碼器集成電路、IC5采用74LS32型邏輯門集成電路，其中n應(yīng)為8。
權(quán)利要求
一種多通道同時采樣轉(zhuǎn)換電路，包括A/D轉(zhuǎn)換器集成電路、微處理器集成電路(IC3)及與之相配合的地址譯碼器集成電路(IC4)和邏輯門集成電路(IC5)，其特征是所述的A/D轉(zhuǎn)換器集成電路為多個串行A/D轉(zhuǎn)換器集成電路(IC1-1～I(xiàn)C1-n)；還包括三態(tài)門緩沖器集成電路(IC2)；該串行A/D轉(zhuǎn)換器集成電路(IC1-1～I(xiàn)C1-n)的各片選端(CS)與三態(tài)門緩沖器集成電路(IC2)的控制端(C)、地址譯碼器集成電路(IC4)的輸出端(O)和邏輯門集成電路(IC5)的輸入端(I1)連接，各外加時鐘端(CLK)與邏輯門集成電路(IC5)的輸出端(O)連接，各信號輸出端(DO)分別與三態(tài)門緩沖器集成電路(IC2)的信號輸入端(DI1～DIn)連接，三態(tài)門緩沖器集成電路(IC2)的信號輸出端(DO1～DOn)與微處理器集成電路(IC3)的數(shù)據(jù)輸入端(D1～Dn)連接。
全文摘要
本發(fā)明屬于一種多路信號同時完成A/D轉(zhuǎn)換的電路。主要是解決現(xiàn)有多路信號A/D轉(zhuǎn)換電路轉(zhuǎn)換多路信號存在時間差的問題,它的主要特征是采用多個串行A/D轉(zhuǎn)換器和三態(tài)門緩沖器,A/D轉(zhuǎn)換器各片選端與三態(tài)門緩沖器的控制端、地址譯碼器的輸出端和邏輯門的輸入端連接,各外加時鐘端與邏輯門的輸出端連接,各信號輸出端分別經(jīng)三態(tài)門緩沖器的信號輸入端及其信號輸出端與微處理的數(shù)據(jù)輸入端連接。具有同時完成多路信號A/D轉(zhuǎn)換的特點(diǎn)。
文檔編號G06F13/00GK1363890SQ0110642
公開日2002年8月14日 申請日期2001年1月12日 優(yōu)先權(quán)日2001年1月12日
發(fā)明者呂治安, 李大年 申請人:李大年, 呂治安