本發(fā)明涉及集成電路領域，尤其涉及一種模擬輔助數字的線性穩(wěn)壓器。

背景技術：

1、隨著電子電路的發(fā)展，如今的電路設計對電源又提出了更為嚴苛的要求，移動設備的普及，對電源的微型化、高效率、低噪聲等方面的要求提高；基于各種應用場景特點的增強，通用式的低壓差線性穩(wěn)壓器（ldo）已經不太適合如今復雜的應用場景，針對不同的電路應用，需要定制化的電源電路。

2、針對微型處理器的數字ldo經過十數年的發(fā)展，已經得到了業(yè)內的認可，并且取得了很大的進步。如圖1所示，圖中vdd表示電源電壓，其做法是：用帶隙電路產生一個pvt無關參考電位，將輸出電位的參考電位輸入一個比較器，比較兩個電位的高低，比較器產生比較的結果，這個結果會控制雙向移位寄存器的移動方向，而雙向移位寄存器中的數據將控制工作于飽和區(qū)的功率pmos，提供負載所需要的電流；但是這種架構存在至少兩個方面的缺陷：第一，存在面積和穩(wěn)壓精度的折衷，當n為雙向移位寄存器的比特數時，負載電流調節(jié)精度只有，其中是最大可調節(jié)電流，提升精度的辦法只能是增加寄存器的個數。第二，穩(wěn)定工作時的電壓在時域圖像上呈現出鋸齒狀的高低跳變，其中含有豐富的高頻分量，模擬電路對來自電源的高頻信號的抑制能力弱，而對于數字電路而言，雖然數字電路具有對電源信號的免疫能力，但也應當盡量避免電源中豐富的高頻信號。當涉及到數?；旌系膽脠鼍皶r，電源電壓中的高速跳變成為了限制數字ldo應用的關鍵點，因此，如何解決這些問題是目前需要考慮的。

技術實現思路

1、本發(fā)明的目的在于克服現有技術的缺點，提供了一種模擬輔助數字的線性穩(wěn)壓器，解決了現有技術存在的不足。

2、本發(fā)明的目的通過以下技術方案來實現：一種模擬輔助數字的線性穩(wěn)壓器，所述線性穩(wěn)壓器包括一個運算放大器、模擬比較器、一個數字比較器、兩個加減法電路、一個串并轉換電路、一個數據選擇器、一個寄存器和數個反相器；

3、所述模擬比較器的正極輸入與運算放大器的負極輸入和參考電位連接，模擬比較器的負極輸入與運算放大器的正極輸入相連，并接到線性穩(wěn)壓器的輸出，模擬比較器的輸出接到第一個加減法電路的加減法控制端；

4、第一個加減法電路的輸出端連接數字比較器和數據選擇器的x輸入以及第二加減法電路的輸入；數字比較器的y輸入連接串并轉換電路，數字比較器的大于輸出端連接第二個加減法電路的加減法控制端，小于輸出端和等于輸出端連接通過或門連接數據選擇器；第二個加減法電路的輸出端連接數據選擇器的y輸入；數字選擇器的輸出連接寄存器，寄存器的輸出連接第一個加減法電路，同時寄存器的每個輸出端口各連接一個反相器，每個反相器取反后與運算放大器連接。

5、所述第一個加減法電路包括由數個1比特全加器串聯組成，由輸入的控制電位高低控制對輸入數據加1或者減1；前一個1比特全加器的輸出進位連接下一個1比特全加器的輸入進位，每個1比特全加器的a輸入連接寄存器的輸出，第一個1比特全加器的b輸入接高電位，剩余1比特全加器的b輸入短接在一起組成加減控制接口連接加減控制信號；所有1比特全加器的并行輸出連接到數字比較器和數據選擇器的x輸入以及第二加減法電路的輸入。

6、所述第二個加減法電路包括由數個1比特全加器串聯組成，由輸入的控制電位高低控制對輸入數據加2或者減2；前一個1比特全加器的輸出進位連接下一個1比特全加器的輸入進位，每個1比特全加器的a輸入連接寄存器的輸出，第一個1比特全加器的b輸入接低電位，第二個1比特全加器的b輸入接高電位，剩余1比特全加器的b輸入短接在一起組成加減控制接口連接加減控制信號；所有1比特全加器的并行輸出連接到數據選擇器的y輸入。

7、每個反相器取反后各連接到一晶體管的柵極，每個晶體管的漏極連接線性穩(wěn)壓器的輸出，源極連接另一晶體管的源極，另一晶體管的柵極連接運算放大器的輸出，另一晶體管的漏極和運算放大器的正極輸入均連接線性穩(wěn)壓器的輸出。

8、所述運算放大器包括第一級放大單元和第二級放大單元，以及晶體管mn1、mn2、mn3、mp1和mp2，所述第一級放大單元連接第二級放大單元；

9、外接電流源與晶體管mn1的柵極和漏極連接，晶體管mn1的柵極分別與晶體管mn2的柵極和第一級放大單元連接；晶體管mn2的漏極與晶體管mn3的源極連接，晶體管mn3的柵極與漏極連接，并與晶體管mp2的漏極和柵極連接；晶體管mp1的柵極與漏極短接，并與晶體管mp2源極連接；晶體管mp2和晶體管mn3的柵極與第一放大單元連接，晶體管mp1的柵極與第二級放大單元連接。

10、所述第一級放大單元包括由晶體管mn4、mn5、mn6、mn7、mn8、mn9、mn10、mp3、mp4、mp5和mp6組成的cascode結構；

11、晶體管mn5的柵極為運算放大器的負極輸入，源極連接晶體管mn4的漏極，漏極連接晶體管mp3的漏極；晶體管mn6的柵極為運算放大器的正極輸入，源極連接晶體管mn4的漏極，漏極連接晶體管mp5的漏極；

12、晶體管mp5柵極與晶體管mp3的柵極短接，并與晶體管mp1的柵極和第二級放大單元相連；晶體管mp3漏極接晶體管mp4源極，晶體管mp5漏極接晶體管mp6源極；晶體管mp4柵極接晶體管mp6柵極，并與晶體管mp2柵極相連；晶體管mp4漏極接晶體管mn8漏極，晶體管mp5漏極接晶體管mn10漏極；晶體管mn8漏極與柵極短接，并與晶體管mn10柵極連接；晶體管mn8源極與晶體管mn7漏極相連，晶體管mn10源極與晶體管mn9源極相連；第二級放大單元與晶體管mp6的漏極相連。

13、所述第二級放大單元包括由晶體管mn11和晶體管mp7組成的共源結構；

14、所述晶體管mn11柵極與晶體管mp6的漏極相連，漏極和晶體管mp7的漏極作為運算放大器的輸出；晶體管mp7柵極與晶體管mp1柵極連接。

15、所述晶體管mn1、mn2、mn4、mn7、mn9和mn11的源極接地，晶體管mp1、mp3、mp5和mp7的源極接電源電壓。

16、本發(fā)明具有以下優(yōu)點：一種模擬輔助數字的線性穩(wěn)壓器，當數字環(huán)路穩(wěn)定后，模擬輔助電路開始工作，通過負反饋作用減輕輸出電壓的波動，解除了數字ldo負載電流精度的限制。增加的數字比較模塊將使得輸出最大電流受控，而且通過串并轉變輸出的限制信息將控制數字環(huán)路，一個時鐘內寄存器的數值最多被減去3，實現了軟切換。

技術特征：

1.一種模擬輔助數字的線性穩(wěn)壓器，其特征在于：所述線性穩(wěn)壓器包括一個運算放大器、模擬比較器、一個數字比較器、兩個加減法電路、一個串并轉換電路、一個數據選擇器、一個寄存器和數個反相器；

2.根據權利要求1所述的一種模擬輔助數字的線性穩(wěn)壓器，其特征在于：所述第一個加減法電路包括由數個1比特全加器串聯組成，由輸入的控制電位高低控制對輸入數據加1或者減1；前一個1比特全加器的輸出進位連接下一個1比特全加器的輸入進位，每個1比特全加器的a輸入連接寄存器的輸出，第一個1比特全加器的b輸入接高電位，剩余1比特全加器的b輸入短接在一起組成加減控制接口連接加減控制信號；所有1比特全加器的并行輸出連接到數字比較器和數據選擇器的x輸入以及第二加減法電路的輸入。

3.根據權利要求1所述的一種模擬輔助數字的線性穩(wěn)壓器，其特征在于：所述第二個加減法電路包括由數個1比特全加器串聯組成，由輸入的控制電位高低控制對輸入數據加2或者減2；前一個1比特全加器的輸出進位連接下一個1比特全加器的輸入進位，每個1比特全加器的a輸入連接寄存器的輸出，第一個1比特全加器的b輸入接低電位，第二個1比特全加器的b輸入接高電位，剩余1比特全加器的b輸入短接在一起組成加減控制接口連接加減控制信號；所有1比特全加器的并行輸出連接到數據選擇器的y輸入。

4.根據權利要求1所述的一種模擬輔助數字的線性穩(wěn)壓器，其特征在于：每個反相器取反后各連接到一晶體管的柵極，每個晶體管的漏極連接線性穩(wěn)壓器的輸出，源極連接另一晶體管的源極，另一晶體管的柵極連接運算放大器的輸出，另一晶體管的漏極和運算放大器的正極輸入均連接線性穩(wěn)壓器的輸出。

5.根據權利要求1所述的一種模擬輔助數字的線性穩(wěn)壓器，其特征在于：所述運算放大器包括第一級放大單元和第二級放大單元，以及晶體管mn1、mn2、mn3、mp1和mp2，所述第一級放大單元連接第二級放大單元；

6.根據權利要求5所述的一種模擬輔助數字的線性穩(wěn)壓器，其特征在于：所述第一級放大單元包括由晶體管mn4、mn5、mn6、mn7、mn8、mn9、mn10、mp3、mp4、mp5和mp6組成的cascode結構；

7.根據權利要求6所述的一種模擬輔助數字的線性穩(wěn)壓器，其特征在于：所述第二級放大單元包括由晶體管mn11和晶體管mp7組成的共源結構；

8.根據權利要求7所述的一種模擬輔助數字的線性穩(wěn)壓器，其特征在于：所述晶體管mn1、mn2、mn4、mn7、mn9和mn11的源極接地，晶體管mp1、mp3、mp5和mp7的源極接電源電壓。

技術總結
本發(fā)明涉及一種模擬輔助數字的線性穩(wěn)壓器，屬于集成電路領域，其包括一個運算放大器、模擬比較器、一個數字比較器、兩個加減法電路、一個串并轉換電路、一個數據選擇器、一個寄存器和數個反相器。本發(fā)明通過設置數字加減電路以控制寄存器存儲的二進制數，而寄存器中的信息用于控制2<supgt;N</supgt;權重的功率PMOS，以拓寬數字LDO的負載電流調節(jié)范圍，又解除了面積和穩(wěn)壓精度的折衷。通過串并轉換電路設置寄存器最大值，限制寄存器中數據的最大值，以達到限流的目的。使用模擬LDO結構控制一個2<supgt;0</supgt;權重的功率晶體管輔助控制輸出電流，以抑制輸出電壓中的波紋。

技術研發(fā)人員：周科吉,陳生川,張躍,侯建操,湯嘯辰,王勇
受保護的技術使用者：成都玖錦科技有限公司
技術研發(fā)日：
技術公布日：2024/9/26