基于fpga的超高速局部放電信號檢測網(wǎng)絡設備的制造方法
【技術領域】
[0001]本實用新型涉及基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備，屬于局部放電(簡稱局放)信號處理領域。
【背景技術】
[0002]局放測量關注正在發(fā)生的可能有損電力設備絕緣性能和不可避免的突然斷電發(fā)生等絕緣性能惡化事件，用來衡量高壓電纜等的系統(tǒng)性能。通過長期在線監(jiān)測收集大量局放脈沖，并對大量的數(shù)字化局放脈沖波形圖進行分析，獲得最終局放源的確認。當前國內(nèi)對于局放系統(tǒng)信號采集和處理主要采用FPGA+DSP的方式，其中FPGA負責控制AD采樣與儲存數(shù)據(jù)，其采集速率的指標最高達到200MSps。DSP負責進行初步的數(shù)據(jù)處理及跟電腦主機的網(wǎng)絡接口連接。因此還要求電腦主機完成大量的數(shù)據(jù)處理和計算分析。
[0003]FPGA+DSP的方式存在成本高、功耗高、尺寸大、電路板卡設計復雜、系統(tǒng)維護繁瑣等問題。并且它還依賴電腦主機完成大數(shù)據(jù)量的局放信號數(shù)據(jù)計算，對電腦主機的性能也有較高的要求和限制。這將成為局部放電檢測系統(tǒng)輕型化的一個阻礙。同時，系統(tǒng)的數(shù)據(jù)采集率和傳輸速率還有較大的增強空間。
【實用新型內(nèi)容】
[0004]本實用新型的目的在于提供基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備，主要解決現(xiàn)有局放系統(tǒng)信號采集和處理采用FPGA+DSP存在成本高、功耗高、尺寸大、電路板卡設計復雜、系統(tǒng)維護繁瑣等問題。
[0005]為了實現(xiàn)上述目的，本實用新型采用的技術方案如下:
[0006]基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備，包括用于采集模擬局放信號的模數(shù)轉換AD芯片，輸入端與模數(shù)轉換AD芯片的輸出端連接的FPGA芯片，與FPGA芯片連接的PHY芯片，PHY芯片通過千兆以太RJ45網(wǎng)絡接口與PC機連接，模數(shù)轉換AD芯片的輸入端還連接有時鐘芯片，該時鐘芯片的輸入端與FPGA芯片的輸出端連接，模數(shù)轉換AD芯片的輸入端也與FPGA芯片的輸出端連接。
[0007]具體地，所述時鐘芯片的輸入端通過SPI總線與FPGA芯片的輸出端連接，模數(shù)轉換AD芯片的輸入端也通過SPI總線與FPGA芯片的輸出端連接。
[0008]作為優(yōu)選，所述FPGA芯片采用xc7k325t。
[0009]作為優(yōu)選，所述模數(shù)轉換AD芯片采用ads62p49。
[0010]作為優(yōu)選，所述PHY芯片采用M88E1111。
[0011]與現(xiàn)有技術相比，本實用新型具有以下有益效果:
[0012]本實用新型以FPGA為核心實現(xiàn)局部放電信號的采集、儲存與計算，優(yōu)化了系統(tǒng)的設計，降低了上位機數(shù)據(jù)處理的要求和限制。采用超高速的AD芯片，采集速率達到250MSps，通過FPGA的RAM陣列設計和千兆以太網(wǎng)傳輸技術，達到千兆比特每秒的全速率數(shù)據(jù)傳輸能力；同時，F(xiàn)PGA采用全流水線設計和并行計算方式，進行數(shù)字信號處理運算，獲得數(shù)字局放信號的幅度、相位和時頻特征信息，本實用新型的數(shù)據(jù)處理速率高于大多數(shù)CPU和DSP，在低成本、小尺寸、低功耗、系統(tǒng)集成和維護等方面，均有顯著的提高。
【附圖說明】
[0013]圖1為本實用新型的系統(tǒng)框架圖。
[0014]圖2為本實用新型的上行方向示意圖。
【具體實施方式】
[0015]下面結合實施例和附圖對本實用新型作進一步說明，本實用新型的實施方式包括但不限于下列實施例。
實施例
[0016]如圖1和2所示，基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備，包括用于采集模擬局放信號的模數(shù)轉換AD芯片，輸入端與模數(shù)轉換AD芯片的輸出端連接的FPGA芯片，與FPGA芯片連接的PHY芯片，PHY芯片通過千兆以太RJ45網(wǎng)絡接口與PC機連接，模數(shù)轉換AD芯片的輸入端還連接有時鐘芯片，該時鐘芯片的輸入端通過SPI總線與FPGA芯片的輸出端連接，模數(shù)轉換AD芯片的輸入端也通過SPI總線與FPGA芯片的輸出端連接。
[0017]在本實施例中，F(xiàn)PGA芯片采用xc7k325t，模數(shù)轉換AD芯片采用ads62p49，PHY芯片采用M88E1111。
[0018]本實用新型的工作過程如下:
[0019]首先，上電初始化，F(xiàn)PGA芯片完成程序加載，并通過SPI總線初始化配置時鐘芯片和模數(shù)轉換AD芯片，使其工作在250MSps超高速工作模式。上位機(PC機)和本機系統(tǒng)通過千兆以太RJ45網(wǎng)絡接口連接，并通過網(wǎng)絡協(xié)議報文交互。
[0020]上行方向(圖1中箭頭指向右的方向):依據(jù)上位機的配置，F(xiàn)PGA芯片內(nèi)部實現(xiàn)高速局放信號數(shù)據(jù)的接收、存儲、傳輸和數(shù)字信號處理運算，在高速數(shù)據(jù)存儲和傳輸過程中，采用了 RAM陣列設計。FPGA內(nèi)部電路具體工作過程(參見圖2)是:AD接口模塊接收數(shù)據(jù)為DDR LVDS信號，同步時鐘為250MHz。AD接口模塊輸出數(shù)據(jù)送給第一級控制狀態(tài)機fsm-χ模塊。經(jīng)緩存電路RAM緩存數(shù)據(jù)，再經(jīng)過第二級控制狀態(tài)機fsm-Ο模塊完成頻率適配，將數(shù)據(jù)從接口的250MHz時鐘域，轉到系統(tǒng)125MHz時鐘域，數(shù)據(jù)位寬從14位變?yōu)?8位。
[0021]經(jīng)過兩級有限狀態(tài)機和緩存的處理后，N點長度采樣數(shù)據(jù)幀，流水方式(即一幀接一幀)送入數(shù)據(jù)處理模塊(DSP)進行計算。數(shù)據(jù)處理模塊采用并行方式計算采樣數(shù)據(jù)幀的時域重心和頻域重心。
[0022]采樣數(shù)據(jù)幀與其對應計算結果輸出到有限狀態(tài)機電路fsm-Ι模塊，經(jīng)處理后送入RAM陣列電路進行對應的存儲。RAM陣列由FPGA內(nèi)部的16個BlockRAM資源例化組成。RAM陣列控制器采用類似FIFO的機制進行端口速率適配?？刂破麟娐穎sm-2模塊調(diào)度讀取該RAM陣列的緩存數(shù)據(jù)，發(fā)送給協(xié)議報文發(fā)送電路模塊，組成千兆以太報文，經(jīng)FPGA芯片外部相連的PHY芯片，并通過RJ45接口電纜送于上位機。
[0023]下行方向(圖1中箭頭指向左的方向):上位機下發(fā)網(wǎng)絡協(xié)議報文，動態(tài)配置本機系統(tǒng)各個參數(shù)。包括采集局放信號脈沖的數(shù)據(jù)長度(64，128，256，512，1024等5種)，局放信號脈沖的觸發(fā)電平，局放信號捕捉觸發(fā)點的位置。
[0024]在本實施例中，F(xiàn)PGA實現(xiàn)局放檢測算法，包括信號時域重心和頻域重心的計算，獲得了脈沖信號的幅度、相位和時頻特征信息，對數(shù)字局放信號的處理采用32位單精度浮點運算，計算過程和結果符合IEEE標準，F(xiàn)PGA采用全流水線設計方式，大幅提升數(shù)字信號處理的能力。根據(jù)上位機配置，將采集的數(shù)字局放信號組成幀，對信號進行歸一化并完成時域重心的計算，然后再通過FFT運算將信號時域特征轉換到頻域，計算頻域重心。計算得到此局放信號幀的數(shù)字特征，上位機可以直接利用數(shù)字特征描繪時頻重心分布圖，從而節(jié)約上位機的計算量。
[0025]按照上述實施例，便可很好地實現(xiàn)本實用新型。值得說明的是，基于上述結構設計的前提下，為解決同樣的技術問題，即使在本實用新型上做出的一些無實質性的改動或潤色，所采用的技術方案的實質仍然與本實用新型一樣，故其也應當在本實用新型的保護范圍內(nèi)。
【主權項】
1.基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備，其特征在于，包括用于采集模擬局放信號的模數(shù)轉換AD芯片，輸入端與模數(shù)轉換AD芯片的輸出端連接的FPGA芯片，與FPGA芯片連接的PHY芯片，PHY芯片通過千兆以太RJ45網(wǎng)絡接口與PC機連接，模數(shù)轉換AD芯片的輸入端還連接有時鐘芯片，該時鐘芯片的輸入端與FPGA芯片的輸出端連接，模數(shù)轉換AD芯片的輸入端也與FPGA芯片的輸出端連接。2.根據(jù)權利要求1所述的基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備，其特征在于，所述時鐘芯片的輸入端通過SPI總線與FPGA芯片的輸出端連接，模數(shù)轉換AD芯片的輸入端也通過SPI總線與FPGA芯片的輸出端連接。3.根據(jù)權利要求1或2所述的基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備，其特征在于，所述FPGA芯片采用xc7k325t。4.根據(jù)權利要求3所述的基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備，其特征在于，所述模數(shù)轉換AD芯片采用ads62p49。5.根據(jù)權利要求4所述的基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備，其特征在于，所述PHY芯片采用M88E1111。
【專利摘要】本實用新型公開了基于FPGA的超高速局部放電信號檢測網(wǎng)絡設備。包括用于采集模擬局放信號的模數(shù)轉換AD芯片，與模數(shù)轉換AD芯片的輸出端連接的FPGA芯片，與FPGA芯片連接的PHY芯片，PHY芯片通過千兆以太RJ45網(wǎng)絡接口與PC機連接，模數(shù)轉換AD芯片的輸入端還連接有時鐘芯片，該時鐘芯片的輸入端與FPGA芯片的輸出端連接，模數(shù)轉換AD芯片的輸入端也與FPGA芯片的輸出端連接。本實用新型以FPGA為核心實現(xiàn)局部放電信號的采集、儲存與計算，優(yōu)化了系統(tǒng)的設計，降低了上位機數(shù)據(jù)處理的要求和限制；通過FPGA的RAM陣列設計和千兆以太網(wǎng)傳輸技術，達到千兆比特每秒的全速率數(shù)據(jù)傳輸能力。本實用新型的數(shù)據(jù)處理速率高，在低成本、小尺寸、低功耗、系統(tǒng)集成和維護等方面，均有顯著提高。
【IPC分類】G01R31/12
【公開號】CN205067675
【申請?zhí)枴緾N201520829790
【發(fā)明人】李煜, 穆群生, 鄧俊杰
【申請人】成都芯程科技有限責任公司
【公開日】2016年3月2日
【申請日】2015年10月23日