一種超寬帶任意波形信號產(chǎn)生方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種任意波信號產(chǎn)生方法，尤其涉及了通過相關(guān)數(shù)字直接合成技術(shù)和模擬鎖相、倍頻及混頻技術(shù)實(shí)現(xiàn)了信號的產(chǎn)生。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的不斷發(fā)展，雷達(dá)信號的種類及形式越來越多樣化，雷達(dá)信號帶寬也越來越寬。雷達(dá)系統(tǒng)的調(diào)試一般采用輻射或者注入的方式，當(dāng)輻射或者注入時(shí)，目前一般利用常規(guī)信號源或者專用儀表組合來產(chǎn)生簡單脈沖信號、線性調(diào)頻、頻率捷變等復(fù)雜信號。該類儀表在輻射或注入時(shí)在實(shí)現(xiàn)上帶來諸多不便，而且信號種類也是非常有限，無法滿足當(dāng)前雷達(dá)信號種類需求。本發(fā)明克服了以往儀表信號形式的限制，增強(qiáng)了雷達(dá)信號檢測能力的實(shí)用性，對雷達(dá)可檢測多種復(fù)雜信號提供的保障。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是提供了一種超寬帶任意波形信號的產(chǎn)生方法。
[0004]實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為:采用多路多相數(shù)字直接合成方法，以FPGA為核心，利用硬件描述語言設(shè)計(jì)任意信號發(fā)生和函數(shù)信號發(fā)生器，并利用FPGA對任意信號的DDR3存儲器進(jìn)行波形加載，同時(shí)結(jié)合微處理板對FPGA函數(shù)發(fā)生器進(jìn)行配置，再由多個(gè)低速率的DDS核合并產(chǎn)生高速率的信號，再通過高速DAC轉(zhuǎn)換形成帶寬可達(dá)IGHz的基帶信號；后級模擬電路首先完成本振信號的產(chǎn)生、再與基帶信號進(jìn)行混頻產(chǎn)生射頻信號。利用高速PIN開關(guān)實(shí)現(xiàn)對本振頻率的控制達(dá)到射頻信號的頻率捷變功能。模擬電路設(shè)計(jì)中還采用了ALC電路、放大整形電路和濾波電路對射頻信號的輸出功率和信號波形進(jìn)行了優(yōu)化。
[0005]本發(fā)明實(shí)現(xiàn)了一種高寬帶、深存儲速度的信號發(fā)生方法，信號帶寬可達(dá)1GHz，存儲深度lGSample，可以產(chǎn)生IS的任意信號；同時(shí)可產(chǎn)生可編程的復(fù)雜函數(shù)信號，包含常規(guī)脈沖、脈沖壓縮(線性調(diào)頻、非線性調(diào)頻、相位編碼)、頻率分集、頻率捷變、重頻抖動(dòng)、重頻組變等信號；信號寬帶可根據(jù)需要分別有20MHz、10MHz、200MHz、300MHz、500MHz可選，載波頻率可設(shè)，覆蓋范圍為0.3?18GHz。
【附圖說明】
[0006]圖1任意波信號產(chǎn)生設(shè)計(jì)原理圖。
[0007]圖2高采樣率基帶信號產(chǎn)生方案。
[0008]圖3深存儲方案與信號配置發(fā)生。
【具體實(shí)施方式】
[0009]本發(fā)明設(shè)計(jì)的方法原理如圖1所示。其中包括基帶信號發(fā)生和后級模擬電路原路框圖。
[0010]基帶信號發(fā)生器采用Xilinx公司Virtex5系列芯片，高存儲器件芯片采用DDR3，利用FPGA內(nèi)部集成的CPU對含任意信號數(shù)據(jù)的DDR3存儲器進(jìn)行波形加載。如圖2所示，采用基于Inter微型主板為主機(jī)，主機(jī)通過PCIE與FPGA連接，并對DDR3直接加載波形相位碼數(shù)據(jù)，然后FPGA循環(huán)讀取DDR3內(nèi)數(shù)據(jù)并通過JESD204B串行接口直接輸出至高速DAC芯片AD9136生成帶寬為500MHz基帶信號，再通過正交上變頻生成最高頻率為2G的信號。JESD204B串行接口已經(jīng)越來越多的廣泛應(yīng)用在數(shù)模轉(zhuǎn)換器上，單根JESD204B串行線最高傳輸速率為12.5Gbps。雖然對器件時(shí)鐘和同步時(shí)鐘質(zhì)檢的時(shí)序關(guān)系有著嚴(yán)格要求，不過相對傳統(tǒng)的差分LVDS接口，布板簡易，而且邏輯廠商集成了專用JESD204IPCore軟件。
[0011]受限于FPGA可以工作的時(shí)鐘頻率，對于高采樣率的數(shù)據(jù)產(chǎn)生采用面積換速度的思想，采用多相信號產(chǎn)生的方法，由多個(gè)低速率的DDS核合并產(chǎn)生高速率的信號。設(shè)計(jì)的深存存儲方案與信號配置發(fā)生如圖3所示。系統(tǒng)數(shù)據(jù)率傳輸性能統(tǒng)計(jì):
[0012]信號發(fā)生DAC 數(shù)據(jù)率為 2.8GSPSX2X16bit = 89.6Gb/s ；
[0013]系統(tǒng)采用兩條內(nèi)存條，數(shù)據(jù)率為1.6GX128 = 204.8Gb/s ；
[0014]JESD204B 串行線數(shù)據(jù)率為 12.5Gb/sX8 = 100Gb/s ；
[0015]考慮到DDR3的特新，DDR3接口不能隨機(jī)讀寫，DDR3接口可利用開銷為12.5%。
[0016]考慮實(shí)際需求最終確定系統(tǒng)采樣時(shí)鐘為2GSPS，速率為64Gb/s。
[0017]后級模擬電路包含本振信號產(chǎn)生電路、分頻倍頻電路、高速PIN開關(guān)電路、混頻濾波電路、ALC電路、波形整形電路。
[0018]本振信號產(chǎn)生電路主要由Hittite公司VCO芯片HMC588和鑒相器HMC700組成，產(chǎn)生的頻率范圍為8?12.5GHzο
[0019]分頻倍頻電路完成對以上8?12.5GHz頻率的擴(kuò)展，實(shí)現(xiàn)全頻段范圍內(nèi)的本振信號。
[0020]高速PIN開關(guān)電路主要實(shí)現(xiàn)信號的頻率捷變功能，一般采用13所高隔離度，高響應(yīng)時(shí)間的PIN開關(guān)。
[0021]混頻濾波電路主要實(shí)現(xiàn)了本振信號與基帶信號的混頻，主要采用Marki混頻器M1-0620和亞光混頻器HSPK103。
[0022]ALC電路和波形整形電路主要是對射頻信號的輸出功率和信號波形進(jìn)行了優(yōu)化。在信號輸出端耦合一路射頻信號，并對其進(jìn)行功率檢測以及脈沖包絡(luò)檢測，同時(shí)將檢測的信息反饋給前端功率數(shù)控衰減器和同步脈沖延時(shí)電路。
【主權(quán)項(xiàng)】
1.一種超寬帶任意波形信號產(chǎn)生方法，其特征在于:采用高速DAC直接數(shù)字合成方法，產(chǎn)生信號帶寬可達(dá)1GHz，存儲深度lGSample，產(chǎn)生時(shí)間IS的任意復(fù)雜基帶信號，包含單頻、線性調(diào)頻、非線性調(diào)頻，同時(shí)支持AM、FM、二項(xiàng)編碼、四項(xiàng)編碼、脈沖調(diào)制；CPU微處理主板控制FPGA、DDR3、本振頻率、濾波開關(guān)等構(gòu)成的超寬帶任意波信號產(chǎn)生器；微處理主板內(nèi)運(yùn)行Linux操作系統(tǒng)，提供友好的人機(jī)界面；通過本振倍頻分頻、混頻、濾波和開關(guān)切換等技術(shù)，實(shí)現(xiàn)基帶信號在0.3?18GHz頻率范圍內(nèi)的頻率搬移，并實(shí)現(xiàn)信號的頻率捷變功能。
【專利摘要】本發(fā)明公開了一種超寬帶任意波形信號的產(chǎn)生方法，包括基帶信號產(chǎn)生方法和后級模擬電路的實(shí)現(xiàn)方法。基帶信號發(fā)生采用多路多相數(shù)字直接合成技術(shù)，信號波形全部利用數(shù)字技術(shù)產(chǎn)生，系統(tǒng)以FPGA為核心，利用硬件描述語言設(shè)計(jì)任意信號發(fā)生和函數(shù)信號發(fā)生器。利用FPGA對任意信號的DDR3存儲器進(jìn)行波形加載，同時(shí)結(jié)合微處理板對FPGA函數(shù)發(fā)生器進(jìn)行配置，基帶信號由多個(gè)低速率的DDS核合并產(chǎn)生，生成的高速率的信號再通過高速DAC轉(zhuǎn)換形成I、Q兩路基帶信號，最終合成其帶寬可達(dá)1GHz的基帶信號。后級模擬電路由基于PLL電路產(chǎn)生8～12GHz的一本振信號，再通過分頻、倍頻電路以及濾波開關(guān)組件電路產(chǎn)生二本振信號，最后由一本振信號和二本振信號分別與基帶信號混頻產(chǎn)生射頻信號。
【IPC分類】G01S7/40
【公開號】CN105223558
【申請?zhí)枴緾N201510793664
【發(fā)明人】徐曉東, 呂晨陽, 陶俏
【申請人】中國船舶重工集團(tuán)公司第七二四研究所
【公開日】2016年1月6日
【申請日】2015年11月18日