電壓控制轉(zhuǎn)速的直流無刷風(fēng)扇驅(qū)動芯片的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電壓控制轉(zhuǎn)速的直流無刷風(fēng)扇驅(qū)動芯片。
【背景技術(shù)】
[0002]直流無刷風(fēng)扇在應(yīng)用中，客戶希望在較低工作電壓下風(fēng)扇的噪音較低，因此需要驅(qū)動芯片能實現(xiàn)較低工作電壓下，轉(zhuǎn)速更低，以此降低風(fēng)扇的噪音。
[0003]臺灣茂達的專利技術(shù)，在較低工作電壓的情況下，使驅(qū)動芯片的輸出電壓飽和壓降提高，從而降低流過線圈的電流，以此來降低轉(zhuǎn)速。
[0004]Icoil =(VIN-Vdsat)/Rcoil
其中，VIN為芯片工作電壓，Vdsat為芯片輸出飽和壓降，Rcoil為風(fēng)扇線圈電阻。
[0005]這個方法雖然能調(diào)整風(fēng)機轉(zhuǎn)速，但是增大了芯片的功耗，會降低風(fēng)扇的整機效率和芯片的可靠性。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的是提供一種電壓控制轉(zhuǎn)速的直流無刷風(fēng)扇驅(qū)動芯片，可以在無需降低風(fēng)機效率的前提下，實現(xiàn)較低工作電壓下的轉(zhuǎn)速調(diào)整，降低噪音。
[0007]為解決上述技術(shù)問題，本發(fā)明提供一種電壓控制轉(zhuǎn)速的直流無刷風(fēng)扇驅(qū)動芯片，包括H橋輸出電路，以及H橋控制電路。其中，H橋輸出電路和H橋控制電路之間設(shè)有風(fēng)機轉(zhuǎn)速調(diào)整模塊；風(fēng)機轉(zhuǎn)速調(diào)整模塊包括設(shè)置在H橋輸出電路和H橋控制電路之間的邏輯控制電路，以及分別與邏輯控制電路的輸入端連接的第一閾值電壓檢測電路，第二閾值電壓檢測電路和方波信號產(chǎn)生電路。
[0008]進一步地，第一閾值檢測電路包括第一電阻R1、第二電阻R2、齊納二極管D、第一晶體管Tl、第二晶體管T2、第三晶體管T3和第四晶體T4管；第一電阻Rl的一端與外部輸入電壓VIN連接，另一端連接至齊納二極管D的陰極；齊納二極管D的陽極分別與第一晶體管Tl的漏極和柵極、第二晶體管T2的漏極連接；第一晶體管Tl的源極分別與第二晶體管T2的源極、第三晶體管T3的漏極和柵極連接；第三晶體管T3的柵極與第四晶體T4管的柵極連接；第四晶體T4管的漏極通過第二電阻R2連接至內(nèi)部工作電壓VDD ;第三晶體管T3的源極和第四晶體T4管的源極均接地。
[0009]進一步地，第二閾值檢測電路包括第三電阻R3、第四電阻R4、第五晶體管T5、第六晶體管T6、第七晶體管T7、第八晶體管T8、第九晶體管T9和第十晶體管TlO ;第三電阻R3的一端與內(nèi)部工作電壓VDD連接，另一端分別與所屬第五晶體管T5的漏極和柵極、第九晶體管T9的源極連接；第五晶體管T5的源極分別與第九晶體管T9的漏極、第六晶體管T6的漏極和柵極連接；第六晶體管T6的源極分別與第七晶體管T7的漏極和柵極連接；第七晶體管T7的分別與第八晶體管T8的漏極和柵極連接；第八晶體管T8的柵極與第十晶體管TlO的柵極連接；第十晶體管TlO的漏極通過第四電阻R4連接至內(nèi)部工作電壓VDD ;第八晶體管T8的源極和第十晶體管TlO的源極均接地。
[0010]進一步地，邏輯控制電路包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一或非門NORl、第二或非門N0R2、第一與非門NANDl和第二與非門NAND2 ;第一反相器INVl的輸出端與第四晶體T4管的漏極連接，輸出端連接至第一或非門NORl的輸入端；第二反相器INV2和第三反相器INV3串聯(lián)連接，且第二反相器INV2的輸入端與第十晶體管TlO的漏極連接，第三反相器INV3的輸出端連接至第一或非門NORl的輸入端；第一或非門NORl的輸出端與第四反相器INV4的輸入端連接；第四反相器INV4的輸出端連接至第二或非門N0R2的輸入端；第二或非門N0R2的輸出端連接至第五反相器INV5的輸入端；第五反相器INV5的輸出端分別與第一與非門NANDl和第二與非門NAND2的輸入端連接；第一與非門NANDl和第二與非門NAND2的輸出端分別通過一反相器連接至H橋輸出電路出橋控制電路分別與第一與非門NANDl和第二與非門NAND2的輸入端連接。
[0011]進一步地，方波信號產(chǎn)生電路包括振蕩器，與振蕩器的輸出端連接的分頻器，分頻器的輸出端分別與第四反相器INV4的輸入端和第二或非門N0R2的輸入端連接。
[0012]進一步地，第一晶體管Tl、第二晶體管T2、第三晶體管T3、第四晶體T4管、第五晶體管T5、第六晶體管T6、第七晶體管T7、第八晶體管T8和第十晶體管TlO均為NOMS管。
[0013]進一步地，第九晶體管T9為PMOS管。
[0014]進一步地，所述分頻器的輸出頻率大于30KHZ。
[0015]進一步地，外部輸入電壓介于閾值Vthl與閾值Vth2之間時，本驅(qū)動芯片的電壓輸出端交替輸出方波信號和低電平。
[0016]進一步地，外部輸入電壓小于閾值Vthl或大于閾值Vth2時，本驅(qū)動芯片的電壓輸出信號等于現(xiàn)有驅(qū)動芯片的輸出信號。
[0017]本發(fā)明的有益效果為:本發(fā)明通過在現(xiàn)有風(fēng)扇驅(qū)動電路的H橋輸出電路和H橋控制電路之間增加第一閾值檢測電路、第二閾值檢測電路和邏輯控制電路調(diào)整風(fēng)機轉(zhuǎn)速。
【附圖說明】
[0018]圖1為本發(fā)明最佳實施例的結(jié)構(gòu)示意圖；
圖2為低電壓下現(xiàn)有風(fēng)扇電壓輸出波形示意圖；
圖3為本發(fā)明在工作電壓介于閾值Vthl與Vth2時的電壓輸出波形示意圖；
圖4為本發(fā)明與現(xiàn)有風(fēng)扇的轉(zhuǎn)速隨電壓變化的對比示意圖。
【具體實施方式】
[0019]下面對本發(fā)明的【具體實施方式】進行描述，以便于本技術(shù)領(lǐng)域的技術(shù)人員理解本發(fā)明，但應(yīng)該清楚，本發(fā)明不限于【具體實施方式】的范圍，對本技術(shù)領(lǐng)域的普通技術(shù)人員來講，只要各種變化在所附的權(quán)利要求限定和確定的本發(fā)明的精神和范圍內(nèi)，這些變化是顯而易見的，一切利用本發(fā)明構(gòu)思的發(fā)明創(chuàng)造均在保護之列。
[0020]如圖1所示的電壓控制轉(zhuǎn)速的直流無刷風(fēng)扇驅(qū)動芯片，包括H橋輸出電路，以及H橋控制電路。其中，H橋輸出電路和H橋控制電路之間設(shè)有風(fēng)機轉(zhuǎn)速調(diào)整模塊；風(fēng)機轉(zhuǎn)速調(diào)整模塊包括設(shè)置在H橋輸出電路和H橋控制電路之間的邏輯控制電路，以及分別與邏輯控制電路的輸入端連接的第一閾值電壓檢測電路，第二閾值電壓檢測電路和方波信號產(chǎn)生電路。
[0021]下面分別對各個電路模塊進行詳細描述:
根據(jù)本申請的一個實施例，第一閾值檢測電路包括第一電阻R1、第二電阻R2、齊納二極管D(齊納齊納二極管)、第一晶體管Tl、第二晶體管T2、第三晶體管T3和第四晶體T4管；第一電阻Rl的一端與外部輸入電壓VIN連接，另一端連接至齊納二極管D的陰極；齊納二極管D的陽極分別與第一晶體管Tl的漏極和柵極、第二晶體管T2的漏極連接；第一晶體管Tl的源極分別與第二晶體管T2的源極、第三晶體管T3的漏極和柵極連接；第三晶體管T3的柵極與第四晶體T4管的柵極連接；第四晶體T4管的漏極通過第二電阻R2連接至內(nèi)部工作電壓VDD ;第三晶體管T3的源極和第四晶體T4管的源極均接地。
[0022]根據(jù)本申請的一個實施例，第二閾值檢測電路包括第三電阻R3、第四電阻R4、第五晶體管T5、第六晶體管T6、第七晶體管T7、第八晶體管T8、第九晶體管T9和第十晶體管TlO ;第三電阻R3的一端與內(nèi)部工作電壓VDD連接，另一端分別與所屬第五晶體管T5的漏極和柵極、第九晶體管T9的源極連接；第五晶體管T5的源極分別與第九晶體管T9的漏極、第六晶體管T6的漏極和柵極連接；第六晶體管T6的源極分別與第七晶體管T7的漏極和柵極連接；第七晶體管T7的分別與第八晶體管T8的漏極和柵極連接；第八晶體管T8的柵極與第十晶體管TlO的柵極連接；第十晶體管TlO的漏極通過第四電阻R4連接至內(nèi)部工作電壓VDD ;第八晶體管T8的源極和第十晶體管TlO的源極均接地。
[0023]根據(jù)本申請的一個實施例，邏輯控制電路包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一或非門NOR1、第二或非門NOR2、第一與非門NANDl和第二與非門NAND2 ;第一反相器INVl的輸出端與第四晶體T4管的漏極連接，輸出端連接至第一或非門NORl的輸入端；第二反相器INV2和第三反相器INV3串聯(lián)連接，且第二反相器INV2的輸入端與第十晶體管TlO的漏極連接，第三反相器INV3的輸出端連接至第一或非門NORl的輸入端；第一或非門NORl的輸出端與第四反相器INV4的輸入端連接；第四反相器INV4的輸出端連接至第二或非門N0R2的輸入端；第二或非門N0R2的輸出端連接至第五