技術(shù)領(lǐng)域

本發(fā)明涉及一種柵極驅(qū)動電路及使用該柵極驅(qū)動電路的顯示裝置，尤其涉及一種能夠在低溫環(huán)境中提高可靠性的柵極驅(qū)動電路及使用該柵極驅(qū)動電路的顯示裝置。

背景技術(shù)：

平板顯示器的例子包括液晶顯示裝置(LCD)、有機(jī)發(fā)光二極管顯示器(下文稱為“OLED顯示器”)、等離子顯示面板(PDP)和電泳顯示(EPD)裝置。

顯示裝置驅(qū)動電路包括用于顯示圖像的像素陣列、用于給像素陣列的數(shù)據(jù)線提供數(shù)據(jù)信號的數(shù)據(jù)驅(qū)動電路、用于按順序給像素陣列的柵極線(或掃描線)提供柵極脈沖(或掃描脈沖)的柵極驅(qū)動電路(或掃描驅(qū)動電路)、以及用于控制數(shù)據(jù)驅(qū)動電路和柵極驅(qū)動電路的時序控制器。

每個像素可包括薄膜晶體管(TFT)，TFT響應(yīng)于通過柵極線提供的柵極脈沖將數(shù)據(jù)線的電壓提供給像素電極。柵極脈沖在柵極高電壓(VGH)與柵極低電壓(VGL)之間擺動。柵極高電壓(VGH)被設(shè)成高于像素TFT的閾值電壓，而柵極低電壓(VGL)被設(shè)成低于像素TFT的閾值電壓。像素的TFT響應(yīng)于柵極高電壓而導(dǎo)通。

目前正在使用將柵極驅(qū)動電路與像素陣列一起嵌入顯示面板中的技術(shù)。嵌入顯示面板中的柵極驅(qū)動電路被稱為“GIP(面板內(nèi)柵極；Gate In Panel)”。GIP電路包括移位寄存器。移位寄存器包括級聯(lián)連接的多個級。各級響應(yīng)于起始脈沖產(chǎn)生輸出并且與移位時鐘同步地將所述輸出移位。

移位寄存器的每個級包括用于將柵極線充電的Q節(jié)點、用于將柵極線放電的QB節(jié)點、以及連接至Q節(jié)點和QB節(jié)點的開關(guān)電路。開關(guān)電路響應(yīng)于起始脈沖或前級的輸出而將Q節(jié)點充電，以升高柵極線的電壓，并且開關(guān)電路響應(yīng)于復(fù)位脈沖或后級的輸出而將QB節(jié)點放電。開關(guān)電路包括具有MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管；Metal Oxide Semiconductor Field Effect Transistor)結(jié)構(gòu)的TFT。

為了減小顯示面板的邊框，用于諸如智能電話之類的移動裝置的TFT的數(shù)量逐漸變少。較少數(shù)量的TFT可能導(dǎo)致其中未對Q節(jié)點和輸出節(jié)點施加電壓的浮置(floating)周期。在這些浮置周期中，Q節(jié)點和輸出節(jié)點的電壓隨著通過寄生電容施加的時鐘以及其他級的輸出電壓而波動。因此，由于這些浮置周期，移動裝置的柵極驅(qū)動電路可能產(chǎn)生不穩(wěn)定的輸出。

TFT的器件特性可能隨著DC柵極偏壓應(yīng)力或者操作環(huán)境的溫度而變化。施加至TFT的柵極的DC電壓越高以及電壓施加時間越長，DC柵極偏壓應(yīng)力越大。DC柵極偏壓應(yīng)力可能使TFT的閾值電壓偏移，由此減小導(dǎo)通電流Ion。TFT的閾值電壓的偏移可能劣化畫面質(zhì)量并縮短顯示裝置的壽命。

技術(shù)實現(xiàn)要素：

因此，本發(fā)明涉及一種基本上避免了由于現(xiàn)有技術(shù)的限制和缺陷而導(dǎo)致的一個或多個問題的柵極驅(qū)動電路及使用該柵極驅(qū)動電路的顯示裝置。

本發(fā)明的目的是提供一種用于使輸出電壓穩(wěn)定并補(bǔ)償下拉晶體管上的應(yīng)力的柵極驅(qū)動電路。

在下面的描述中將闡述本發(fā)明的附加特征和優(yōu)點，這些特征和優(yōu)點的一部分根據(jù)所述描述將是顯而易見的或者可通過本發(fā)明的實施領(lǐng)會到。通過所撰寫的說明書及其權(quán)利要求書以及附圖中具體指出的結(jié)構(gòu)可實現(xiàn)和獲得本發(fā)明的這些目的和其他優(yōu)點。

為了實現(xiàn)這些和其他優(yōu)點并根據(jù)本發(fā)明的目的，如在此具體和概括描述的，一種用于顯示裝置的柵極驅(qū)動電路，所述顯示裝置具有多條柵極線，所述柵極驅(qū)動電路包括：上拉晶體管，所述上拉晶體管被配置成接收第一時鐘信號并且基于Q節(jié)點的電壓將輸出節(jié)點充電至所述第一時鐘信號的電壓， 所述輸出節(jié)點連接至所述柵極線中的相應(yīng)一條柵極線；和開關(guān)電路，所述開關(guān)電路被配置成基于第二時鐘信號將所述Q節(jié)點充電，所述開關(guān)電路具有變換器電路(inverter circuit)，所述變換器電路被配置成基于所述第二時鐘信號控制所述Q節(jié)點的電壓，其中所述變換器電路包括第一晶體管和第二晶體管，所述第一晶體管具有被配置成經(jīng)由變換器輸入節(jié)點(inverter input node)接收所述第二時鐘信號的柵極、連接至所述Q節(jié)點的漏極、以及被配置成接收第一低電位電壓的源極；所述第二晶體管具有連接至所述變換器輸入節(jié)點的漏極、連接至所述Q節(jié)點的柵極、以及被配置成接收所述第一低電位電壓的源極。

在另一個方面中，一種用于顯示裝置的柵極驅(qū)動電路，所述顯示裝置具有多條柵極線，所述柵極驅(qū)動電路包括：上拉晶體管，所述上拉晶體管被配置成接收時鐘信號并且基于Q節(jié)點的電壓將輸出節(jié)點充電至所述時鐘信號的電壓，所述輸出節(jié)點連接至所述柵極線中的相應(yīng)一條柵極線；第一下拉晶體管，所述第一下拉晶體管被配置成基于第一QB節(jié)點的電壓將所述輸出節(jié)點放電至第一低電位電壓；和開關(guān)電路，所述開關(guān)電路被配置成控制所述Q節(jié)點的電壓和所述第一QB節(jié)點的電壓，其中所述第一下拉晶體管的柵極-源極電壓在第一時段期間為正電壓且在第二時段期間為負(fù)電壓。

在其他方面中，一種顯示裝置，包括：顯示面板，所述顯示面板具有彼此交叉的數(shù)據(jù)線和柵極線以及以矩陣形式布置的像素；時序控制器，所述時序控制器被配置成提供第一時鐘信號和第二時鐘信號；數(shù)據(jù)驅(qū)動電路，所述數(shù)據(jù)驅(qū)動電路被配置成給所述數(shù)據(jù)線提供數(shù)據(jù)信號；和柵極驅(qū)動電路，所述柵極驅(qū)動電路被配置成給所述柵極線提供與所述數(shù)據(jù)信號同步的柵極脈沖，所述柵極驅(qū)動電路包括：上拉晶體管，所述上拉晶體管被配置成接收所述第一時鐘信號并且基于Q節(jié)點的電壓將輸出節(jié)點充電至所述第一時鐘信號的電壓，所述輸出節(jié)點連接至所述柵極線中的相應(yīng)一條柵極線；和開關(guān)電路，所述開關(guān)電路被配置成基于所述第二時鐘信號將所述Q節(jié)點充電，所述開關(guān)電路具有變換器電路，所述變換器電路被配置成基于所述第二時鐘信號控制所述Q節(jié)點的電壓，其中所述變換器電路包括第一晶體管和第二晶體管，所述第一晶體管具有被配置成經(jīng)由變換器輸入節(jié)點接收所述第二時鐘信號的柵極、連接至所述Q節(jié)點的漏極、以及被配置成接收第一低電位電壓 的源極；所述第二晶體管具有連接至所述變換器輸入節(jié)點的漏極、連接至所述Q節(jié)點的柵極、以及被配置成接收所述第一低電位電壓的源極。

在再一個方面中，一種顯示裝置，包括：顯示面板，所述顯示面板具有彼此交叉的數(shù)據(jù)線和柵極線以及以矩陣形式布置的像素；時序控制器，所述時序控制器被配置成提供時鐘信號；數(shù)據(jù)驅(qū)動電路，所述數(shù)據(jù)驅(qū)動電路被配置成給所述數(shù)據(jù)線提供數(shù)據(jù)信號；和柵極驅(qū)動電路，所述柵極驅(qū)動電路被配置成給所述柵極線提供與所述數(shù)據(jù)信號同步的柵極脈沖，所述柵極驅(qū)動電路包括：上拉晶體管，所述上拉晶體管被配置成接收所述時鐘信號并且基于Q節(jié)點的電壓將輸出節(jié)點充電至所述時鐘信號的電壓，所述輸出節(jié)點連接至所述柵極線中的相應(yīng)一條柵極線；第一下拉晶體管，所述第一下拉晶體管被配置成基于第一QB節(jié)點的電壓將所述輸出節(jié)點放電至第一低電位電壓；和開關(guān)電路，所述開關(guān)電路被配置成控制所述Q節(jié)點的電壓和所述第一QB節(jié)點的電壓，其中所述第一下拉晶體管的柵極-源極電壓在第一時段期間為正電壓且在第二時段期間為負(fù)電壓。

應(yīng)當(dāng)理解，本發(fā)明前面的一般性描述和下面的詳細(xì)描述都是示例性的和解釋性的，且旨在對要求保護(hù)的本發(fā)明提供進(jìn)一步的解釋。

附圖說明

附圖被包括在內(nèi)以提供對本發(fā)明的進(jìn)一步的理解，附圖被并入本說明書以組成本說明書的一部分，附圖圖解了本發(fā)明的實施方式，并與說明書一起用于解釋本發(fā)明的原理。在附圖中：

圖1是顯示根據(jù)本發(fā)明示例性實施方式的顯示裝置驅(qū)動電路的框圖；

圖2是顯示提供給柵極驅(qū)動電路的移位時鐘的示例的波形圖；

圖3是顯示在Q節(jié)點和輸出節(jié)點處具有浮置周期的各級的示例性構(gòu)造的示圖；

圖4是顯示柵極驅(qū)動電路的示例的示圖；

圖5A和5B是顯示在圖4所示的示例性電路中，Q節(jié)點浮置周期和VGL浮置周期的波形圖；

圖6是顯示在Q節(jié)點浮置周期和輸出節(jié)點浮置周期期間，柵極線的VGL的波動的波形圖；

圖7A和7B是顯示根據(jù)本發(fā)明第一示例性實施方式的柵極驅(qū)動電路的電路圖；

圖8是顯示圖7A和7B的柵極驅(qū)動電路的輸入/輸出波形的波形圖；

圖9A是顯示當(dāng)通過電容器給變換器電路提供時鐘信號時，變換器輸入節(jié)點、Q節(jié)點和輸出節(jié)點的電壓的波形圖；

圖9B是顯示當(dāng)通過二極管給變換器電路提供時鐘信號時，變換器輸入節(jié)點、Q節(jié)點和輸出節(jié)點的電壓的波形圖；

圖10是顯示根據(jù)本發(fā)明第二示例性實施方式的柵極驅(qū)動電路的電路圖；

圖11是顯示下拉晶體管的柵極電壓的波形圖；

圖12是顯示根據(jù)本發(fā)明第三示例性實施方式的柵極驅(qū)動電路的電路圖；

圖13是顯示圖12中所示的QB節(jié)點的電壓的波形圖；

圖14是顯示當(dāng)顯示裝置處于通電狀態(tài)時以及當(dāng)顯示裝置處于斷電狀態(tài)時，下拉晶體管的柵極-源極電壓Vgs的示圖。

具體實施方式

可基于諸如液晶顯示器(LCD)、有機(jī)發(fā)光二極管(OLED)顯示器、等離子體顯示面板(PDP)或電泳顯示(EPD)裝置之類的平板顯示器實現(xiàn)本發(fā)明的顯示裝置。

下文中，將參照附圖詳細(xì)描述本發(fā)明的示例性實施方式。在整個說明書中相似的參考標(biāo)記表示相似的要素。在下面的描述中，在已知功能或構(gòu)造的詳細(xì)描述可能不必要地使本發(fā)明的主旨變模糊的情況下，可省略其詳細(xì)描述。

如圖1到3中所示，根據(jù)本發(fā)明示例性實施方式的顯示裝置包括顯示面板PNL、以及用于給顯示面板PNL的像素陣列寫入輸入圖像的數(shù)據(jù)的顯示面板驅(qū)動電路。

顯示面板PNL包括數(shù)據(jù)線12、與數(shù)據(jù)線12交叉的柵極線14、以及具有像素的像素陣列，所述像素布置在由數(shù)據(jù)線12和柵極線14界定的矩陣中。在像素陣列中再現(xiàn)輸入圖像。

顯示面板驅(qū)動電路可包括：用于給數(shù)據(jù)線12提供數(shù)據(jù)信號的數(shù)據(jù)驅(qū)動電路SIC、用于按順序給柵極線14提供與數(shù)據(jù)信號同步的柵極脈沖的柵極驅(qū)動電路GIP、以及時序控制器TCON。顯示面板驅(qū)動電路可進(jìn)一步包括模塊電源部PWIC和輔助電源部BAT。

時序控制器TCON將輸入圖像的數(shù)字?jǐn)?shù)據(jù)傳輸給數(shù)據(jù)驅(qū)動電路SIC，并且時序控制器TCON控制數(shù)據(jù)驅(qū)動電路SIC和柵極驅(qū)動電路GIP的操作時序。數(shù)據(jù)驅(qū)動電路SIC將從時序控制器TCON輸入的輸入圖像的數(shù)字視頻數(shù)據(jù)轉(zhuǎn)換為模擬伽馬補(bǔ)償電壓并輸出數(shù)據(jù)電壓。從數(shù)據(jù)驅(qū)動電路SIC輸出的數(shù)據(jù)電壓被提供給數(shù)據(jù)線12。

模塊電源部PWIC通過提供給顯示裝置的DC電力產(chǎn)生驅(qū)動顯示面板PNL所需的操作電壓，比如VGH、VGL和伽馬基準(zhǔn)電壓。伽馬基準(zhǔn)電壓被分壓電路分成伽馬補(bǔ)償電壓并被提供給數(shù)據(jù)驅(qū)動電路SIC的DAC(數(shù)字-模擬轉(zhuǎn)換器)。DAC將輸入圖像的數(shù)字視頻數(shù)據(jù)轉(zhuǎn)換為伽馬基準(zhǔn)電壓。

在給顯示裝置提供電力時輔助電源部BAT被充有電荷，并且當(dāng)顯示裝置斷電時輔助電源部BAT臨時地給時序控制器TCON和模塊電源部PWIC提供電力，由此臨時地將時序控制器TCON的驅(qū)動時間延伸至顯示裝置斷電以后。在斷電之后，輔助電源部BAT驅(qū)動時序控制器TCON和模塊電源部PWIC達(dá)預(yù)定時間長度，使得在顯示面板PNL不被驅(qū)動的斷電時段之后可恢復(fù)柵極驅(qū)動電路GIP中的下拉晶體管的特性。

柵極驅(qū)動電路GIP可形成在顯示面板PNL的、像素陣列外側(cè)的一個邊緣或多個邊緣上。柵極驅(qū)動電路GIP可包括被輸入起始脈沖VST1到VST4以及移位時鐘CLK1到CLK8的移位寄存器。圖2中所示的示例性移位時鐘CLK1到CLK8為8-相位移位時鐘，但本發(fā)明不限于此。

如果柵極驅(qū)動電路GIP設(shè)置在像素陣列的兩個側(cè)邊上，則左側(cè)的柵極驅(qū)動電路GIP可包括設(shè)置在顯示面板PNL的左側(cè)上的第一移位寄存器，第一移位寄存器按順序給奇數(shù)柵極線G1、G3、…、Gn-1提供柵極脈沖。右側(cè)的柵極驅(qū)動電路GIP可包括設(shè)置在顯示面板PNL的右側(cè)上的第二移位寄存器，第二移位寄存器按順序給偶數(shù)柵極線G2、G4、…、Gn提供柵極脈沖。

第一移位寄存器可包括如圖3中所示級聯(lián)連接的級SO1到SO8。奇數(shù) 級SO1、SO3、SO5和SO7響應(yīng)于第一起始脈沖VST1開始輸出柵極脈沖，并且響應(yīng)于第一移位時鐘CLK1或第五移位時鐘CLK5將所述輸出移位。來自奇數(shù)級SO1、SO3、SO5和SO7中的每一個奇數(shù)級的輸出信號被輸入作為后奇數(shù)級的起始脈沖。所述輸出信號還被輸入到前奇數(shù)級中，以將Q節(jié)點放電。

偶數(shù)級SO2、SO4、SO6和SO8響應(yīng)于第三起始脈沖VST3開始輸出柵極脈沖，并且響應(yīng)于第三移位時鐘CLK3或第七移位時鐘CLK7將所述輸出移位。來自偶數(shù)級SO2、SO4、SO6和SO8中的每一個偶數(shù)級的輸出信號被輸入作為后偶數(shù)級的起始脈沖，且所述輸出信號還被輸入到前偶數(shù)級中，以將Q節(jié)點放電。從級SO1到SO8按順序輸出的輸出信號作為柵極脈沖分別被提供給奇數(shù)柵極線G1、G3、G5、G7、…、G15。

第二移位寄存器可包括如圖3中所示級聯(lián)連接的級SE1到SE8。奇數(shù)級SE1、SE3、SE5和SE7響應(yīng)于第二起始脈沖VST2開始輸出柵極脈沖，并且響應(yīng)于第二移位時鐘CLK2或第六移位時鐘CLK6將所述輸出移位。來自奇數(shù)級SE1、SE3、SE5和SE7中的每一個奇數(shù)級的輸出信號被輸入作為后奇數(shù)級的起始脈沖。所述輸出信號還被輸入到前奇數(shù)級中，以將Q節(jié)點放電。

偶數(shù)級SE2、SE4、SE6和SE8響應(yīng)于第四起始脈沖VST4開始輸出柵極脈沖，并且響應(yīng)于第四移位時鐘CLK4或第八移位時鐘CLK8將所述輸出移位。來自偶數(shù)級SE2、SE4、SE6和SE8中的每一個偶數(shù)級的輸出信號被輸入作為后偶數(shù)級的起始脈沖，且所述輸出信號還被輸入到前偶數(shù)級中，以將Q節(jié)點放電。從級SE1到SE8按順序輸出的輸出信號作為柵極脈沖分別被提供給偶數(shù)柵極線G2、G4、G6、G8、…、G16。

根據(jù)使用的裝置，用于移位寄存器的級電路可以以各種形式實現(xiàn)。作為一個示例，圖3的示例性級電路可將TFT的數(shù)量最小化，但可能在Q節(jié)點和輸出節(jié)點處具有浮置周期。

如圖4中所示，第N級(N為正整數(shù))包括開關(guān)電路，開關(guān)電路響應(yīng)于時鐘信號將Q節(jié)點充電或放電。開關(guān)電路可包括多個開關(guān)元件T01到T07。開關(guān)元件T01到T07可由MOSFET實現(xiàn)。第N級的輸出節(jié)點GOUT(N)連接至第五TFT T05的源極、第六和第七TFT T06和T07的漏極、以 及相應(yīng)柵極線。

VST、移位時鐘CLK(N)、CLK(N-2)和CLK(N+4)、VRST、VNEXT和VGL被提供給該級。VRST是被公共地施加至所有級并且將這些級的Q節(jié)點放電和復(fù)位的復(fù)位信號。VST是起始脈沖或前級的輸出電壓。前級的輸出電壓可以是第(N-4)級的輸出電壓GOUT(N-4)。VNEXT是后級的輸出電壓。后級可以是第(N+4)級。VGL是柵極低電壓。VST、移位時鐘CLK(N)，CLK(N-2)和CLK(N+4)、VRST以及VNEXT中的每一個在柵極高電壓VGH與柵極低電壓VGL之間擺動。

第一TFT T01操作作為給Q節(jié)點Q提供VST并將Q節(jié)點Q充電的二極管。第一TFT T01的柵極和漏極連接至被提供VST的VST節(jié)點。第一TFT T01的源極連接至Q節(jié)點Q。第二TFT T02響應(yīng)于VRST將Q節(jié)點Q放電，以將Q節(jié)點Q復(fù)位。第二TFT T02的柵極連接至被提供VRST的VRST節(jié)點。第二TFT T02的漏極連接至Q節(jié)點Q。第二TFT T02的源極連接至被提供VGL的VGL節(jié)點。第三TFT T03響應(yīng)于VNEXT將Q節(jié)點Q放電。第三TFT T03的柵極連接至被提供VNEXT的VNEXT節(jié)點。第三TFT T03的漏極連接至Q節(jié)點Q。第三TFT T03的源極連接至VGL節(jié)點。

第四TFT T04將第(N-2)級的輸出電壓GOUT(N-2)提供給Q節(jié)點Q。CLK(N-2)被提供給第四TFT T04的柵極。第四TFT T04的漏極連接至Q節(jié)點，且第四TFT T04的源極連接至第(N-2)級的輸出節(jié)點GOUT(N-2)。

第五TFT T05是上拉晶體管，該上拉晶體管將CLK(N)的電壓提供給第N級的輸出節(jié)點并升高輸出節(jié)點的電壓GOUT(N)。當(dāng)Q節(jié)點Q通過VST被充電至VGH時，第五TFT T05通過給輸出節(jié)點GOUT(N)充上CLK(N)的電壓來使得柵極脈沖升高。在Q節(jié)點通過VST被充電至VGH之后，Q節(jié)點的電壓通過自舉(bootstrapping)升高至2VGH，這使得當(dāng)提供CLK(N)時電位升高至所述時鐘的電壓，由此導(dǎo)通第五TFT T05。第五TFT T05的柵極連接至Q節(jié)點。CLK(N)被提供給第五TFT T05的漏極，且輸出節(jié)點GOUT(N)連接至第五TFT T05的源極。

第六TFT T06是將輸出節(jié)點GOUT(N)放電的下拉晶體管。第六TFT T06通過響應(yīng)于CLK(N+4)將輸出節(jié)點GOUT(N)放電來使柵極脈沖下 降。CLK(N+4)被提供給第六TFT T06的柵極。輸出節(jié)點GOUT(N)連接至第六TFT T06的漏極。VGL被提供給第六TFT T06的源極。

第七TFT T07的柵極和漏極連接至輸出節(jié)點GOUT(N)。CLK(N)被提供給第七TFT T07的源極。

當(dāng)VST施加至第N級時，第一TFT T01導(dǎo)通且Q節(jié)點Q的電壓升高至VGH。因而，第五TFT T05導(dǎo)通且CLK(N)的電壓輸出至輸出節(jié)點GOUT(N)。當(dāng)VNEXT施加至第三TFT T03時，第三TFT T03導(dǎo)通，以將Q節(jié)點Q放電至VGL電位，并且第五TFT T05截止。因此，當(dāng)產(chǎn)生CLK(N)時柵極脈沖升高，且當(dāng)輸入VNEXT時柵極脈沖下降。當(dāng)具有與CLK(N)相反的相位的CLK(N+4)輸入至第六TFT T06的柵極時，第六TFT T06通過將輸出節(jié)點GOUT(N)連接至VGL節(jié)點而將輸出節(jié)點GOUT(N)放電至VGL電位。為了防止當(dāng)Q節(jié)點Q浮置時Q節(jié)點Q的電壓由于與CLK(N)耦合而波動，第四TFT T04響應(yīng)于CLK(N-2)的柵極高電壓，即VGH導(dǎo)通。一旦第四TFT T04導(dǎo)通，Q節(jié)點Q就通過第四TFT T04連接至第(N-2)級的輸出節(jié)點GOUT(N-2)。在該情形中，第(N-2)級的輸出節(jié)點GOUT(N-2)被放電至VGL，因此第N級的Q節(jié)點也被放電至VGL。

圖4是顯示級電路的示例的示圖。圖5A是顯示在圖4所示的電路中，Q節(jié)點浮置周期和VGL浮置周期的示例性波形圖。

如圖4和5A中所示，Q節(jié)點和輸出節(jié)點GOUT(N)的電壓在浮置周期中可能由于與時鐘信號的耦合而發(fā)生波動。如圖5A中所示，Q節(jié)點Q的浮置周期對應(yīng)于CLK(N-2)的低周期。CLK(N-2)的低周期是其中CLK(N-2)供給線保持在VGL的周期。在CLK(N-2)的低周期中，第四TFT T04截止并且連接至Q節(jié)點的其他TFT T01、T02和T03處于截止?fàn)顟B(tài)，因此沒有電壓直接施加至Q節(jié)點。

輸出節(jié)點GOUT(N)的浮置周期是VGL浮置周期，在該VGL浮置周期中，柵極線的電壓在其中柵極線的電壓必須保持在VGL的時段期間發(fā)生波動。CLK(N+4)的低周期是其中被提供有CLK(N+4)的線保持在VGL的周期。在CLK(N+4)的低周期中，第六TFT T06截止并且第七TFT T07處于截止?fàn)顟B(tài)，因此沒有電壓直接施加至輸出節(jié)點GOUT(N)。 在Q節(jié)點Q的浮置周期期間，輸出節(jié)點GOUT(N)的電壓可能由于CLK(N)而發(fā)生波動，并可能從TFT產(chǎn)生漏電流，從而引起像素電壓的波動。

在Q節(jié)點的浮置周期和輸出節(jié)點GOUT(N)的浮置周期期間，Q節(jié)點Q的電壓和輸出節(jié)點GOUT(N)的電壓可能通過寄生電容受到CLK(N)以及前級GOUT(N-2)的輸出的影響而發(fā)生波動。由于該原因，可能從第五TFT T05產(chǎn)生漏電流，且柵極線的電壓在其中柵極線的電壓必須保持在VGL的周期中可能發(fā)生波動，如圖6中所示。一旦柵極線的電壓在其中柵極線的電壓必須保持在VGL的周期中發(fā)生波動，像素電壓就可能會由于來自TFT的漏電流而發(fā)生波動。

圖5B顯示了在第N級的Q節(jié)點的耦合期間影響Q節(jié)點的信號。第四TFT T04響應(yīng)于CLK(N-2)將Q節(jié)點放電至第(N-2)級S(N-2)的輸出，即VGL。在CLK(N-2)的低周期期間，第四TFT T04截止，因此Q節(jié)點浮置，從而導(dǎo)致Q節(jié)點的電壓根據(jù)CLK(N)和GOUT(N-2)的輸出而發(fā)生波動。

較大的顯示面板具有連接至柵極驅(qū)動電路GIP的增加數(shù)量的柵極線。因而，為了防止或減小由于增加的負(fù)載而導(dǎo)致的第五TFT T05的輸出特性劣化，第五TFT T05可被設(shè)計為大尺寸(W/L，W是TFT的溝道寬度，L是TFT的溝道長度)。盡管可減小第五TFT T05的尺寸來減小Q節(jié)點浮置周期和輸出節(jié)點GOUT(N)浮置周期中柵極驅(qū)動電路GIP的輸出電壓的波動，但柵極驅(qū)動電路的輸出特性可能劣化。

本發(fā)明的示例性實施方式能通過使用變換器電路控制Q節(jié)點的電壓來穩(wěn)定柵極驅(qū)動電路的Q節(jié)點電壓，其中通過電容器耦合來給所述變換器電路提供時鐘信號，如圖7A中所示。

圖7A和7B是顯示根據(jù)本發(fā)明第一示例性實施方式的柵極驅(qū)動電路的電路圖。圖8是顯示圖7A和7B的柵極驅(qū)動電路的輸入/輸出波形的示例性波形圖。圖9A是顯示當(dāng)如圖7A中所示通過電容器給變換器電路提供時鐘信號時，變換器輸入節(jié)點、Q節(jié)點和輸出節(jié)點GOUT(N)的電壓的示例性波形圖。圖9B是顯示當(dāng)如圖7B中所示通過二極管給變換器電路提供時鐘信號時，變換器輸入節(jié)點、Q節(jié)點和輸出節(jié)點GOUT(N)的電壓的示例性波形圖。

如圖7A、7B、8、9A和9B中所示，根據(jù)第一示例性實施方式的柵極驅(qū)動電路包括開關(guān)電路，該開關(guān)電路響應(yīng)于時鐘信號將Q節(jié)點充電和放電。該圖示的示例性柵極驅(qū)動電路是移位寄存器輸出第N個柵極脈沖的、用于第N級S(N)的電路。

例如，VST、移位時鐘CLK(N)、CLK(N-2)、CLK(N+2)、CLK(N+4)、VRST、VNEXT和VGL被提供給該級。時鐘信號的相位按下面的順序被依次延遲：CLK(N-2)、CLK(N)、CLK(N+2)和CLK(N+4)。第(N-4)級響應(yīng)于CLK(N-4)產(chǎn)生第(N-4)個柵極脈沖。第(N-2)級響應(yīng)于CLK(N-2)產(chǎn)生第(N-2)個柵極脈沖，CLK(N-2)的相位落后于CLK(N-4)的相位。第N級響應(yīng)于CLK(N)產(chǎn)生第N個柵極脈沖，CLK(N)的相位落后于CLK(N-2)的相位。第(N+2)級響應(yīng)于CLK(N+2)產(chǎn)生第(N+2)個柵極脈沖，CLK(N+2)的相位落后于CLK(N)的相位。VRST是被同時施加至所有級并將這些級的Q節(jié)點放電和復(fù)位的復(fù)位信號。VST是起始脈沖或前級的輸出電壓。前級的輸出電壓可以是第(N-4)級的輸出電壓GOUT(N-4)，但本發(fā)明不限于此。VNEXT是后級的輸出電壓。后級的輸出電壓可以是第(N+4)級的輸出電壓GOUT(N+4)，但本發(fā)明不限于此。時鐘信號、前級的輸出、以及后級的輸出例如可取決于柵極脈沖是否重疊、柵極脈沖的各個脈沖寬度之類的因素，因而本發(fā)明不限于圖7A、7B和8中所示的示例。VGL是柵極低電壓。VST、移位時鐘CLK(N)、CLK(N-2)、CLK(N+4)、VRST和VNEXT中的每一個在VGH與VGL之間擺動。

開關(guān)電路例如可包括通過電容器耦合被提供CLK(N-2)的變換器電路T4和T5。

第一TFT T1操作為給Q節(jié)點Q提供VST并將Q節(jié)點Q充電的二極管。第一TFT T1的柵極和漏極連接至VST節(jié)點。第一TFT T1的源極連接至Q節(jié)點Q。第二TFT T2響應(yīng)于VRST將Q節(jié)點Q放電，以將Q節(jié)點Q復(fù)位。第二TFT T2的柵極連接至VRST節(jié)點。第二TFT T2的漏極連接至Q節(jié)點Q。第二TFT T2的源極連接至VGL節(jié)點。第三TFT T3響應(yīng)于VNEXT將Q節(jié)點Q放電。第三TFT T3的柵極連接至VNEXT節(jié)點。第三TFT T3的漏極連接至Q節(jié)點Q。第三TFT T3的源極連接至VGL節(jié)點。

變換器電路例如可包括第四TFT T4和第五TFT T5。

第四TFT T4響應(yīng)于通過電容器C輸入的CLK(N-2)將Q節(jié)點Q放電。第四TFT T4的柵極連接至變換器輸入節(jié)點INV，變換器輸入節(jié)點INV通過電容器C連接至CLK(N-2)節(jié)點。第四TFT T4的漏極連接至Q節(jié)點Q。第四TFT T4的源極連接至VGL節(jié)點。電容器C設(shè)置在CLK(N-2)節(jié)點與變換器輸入節(jié)點INV之間。如圖9A中所示，例如CLK(N-2)的電壓沒有延遲地被傳輸至變換器輸入節(jié)點INV，并且可根據(jù)電容調(diào)整變換器輸入節(jié)點INV的電壓。

第五TFT T5響應(yīng)于Q節(jié)點Q的電壓將變換器輸入節(jié)點INV放電。第五TFT T5的柵極連接至Q節(jié)點Q。第五TFT T5的漏極連接至變換器輸入節(jié)點INV，且第五TFT T5的源極連接至VGL節(jié)點。

第六TFT T6響應(yīng)于CLK(N+2)將變換器輸入節(jié)點INV放電。第六TFT T6的柵極連接至CLK(N+2)節(jié)點。第六TFT T6的漏極連接至變換器輸入節(jié)點INV，且第六TFT T6的源極連接至VGL節(jié)點。

第七TFT T7是上拉晶體管。當(dāng)Q節(jié)點Q通過VST被充電至VGH時，第七TFT T7通過將輸出節(jié)點GOUT(N)充電至CLK(N)的電壓來使得柵極脈沖升高。在Q節(jié)點通過VST被充電至VGH之后，Q節(jié)點的電壓通過自舉升高至2VGH，這使得當(dāng)提供CLK(N)時電位升高至所述時鐘的電壓，由此導(dǎo)通第七TFT T7。第七TFT T7的柵極連接至Q節(jié)點。第七TFT T7的漏極連接至CLK(N)節(jié)點，且輸出節(jié)點GOUT(N)連接至第七TFT T7的源極。

第八TFT T8是將輸出節(jié)點GOUT(N)放電的下拉晶體管。第八TFT T8通過響應(yīng)于CLK(N+4)將輸出節(jié)點GOUT(N)放電來使柵極脈沖下降。第八TFT T8的柵極連接至CLK(N+4)節(jié)點。輸出節(jié)點GOUT(N)連接至第八TFT T8的漏極。VGL被提供給第八TFT T8的源極。

第九TFT T9是響應(yīng)于VRST將輸出節(jié)點GOUT(N)放電的下拉晶體管。第九TFT T9具有連接至VRST節(jié)點的柵極、連接至VGL節(jié)點的源極、以及連接至輸出節(jié)點GOUT(N)的漏極。

在圖7B所示的示例性電路中，代替圖7A的電容器C，二極管連接在CLK(N-2)節(jié)點與變換器輸入節(jié)點INV之間。二極管例如可由第十TFT T10實現(xiàn)。在該示例中，第十TFT T10的柵極和漏極連接至CLK(N-2)節(jié)點，且第十TFT T10的源極連接至變換器輸入節(jié)點INV。

在圖7A和圖7B所示的第一示例性實施方式中，變換器電路連接至Q節(jié)點，以減小Q節(jié)點的浮置周期。此外，通過經(jīng)由電容器C或構(gòu)造為二極管的TFT T10給變換器電路提供時鐘信號，例如CLK(N-2)，可減小變換器輸入節(jié)點INV處和Q節(jié)點處的電壓延遲。圖9A和9B是示例性測試結(jié)果，其顯示了當(dāng)通過電容器C(圖9A)或二極管T10(圖9B)給變換器電路傳輸時鐘信號的電壓時，變換器輸入節(jié)點INV、Q節(jié)點Q和輸出節(jié)點GOUT(N)的電壓。即使上拉晶體管T7的溝道長度增大至15,000μm來適應(yīng)大屏幕負(fù)載，電容器C仍可沒有延遲地將時鐘信號的電壓傳輸給變換器輸入節(jié)點INV?？筛鶕?jù)電容器C的電容適當(dāng)調(diào)整變換器輸入節(jié)點INV的電壓。通過增大電容器C的電容，可增大變換器輸入節(jié)點INV的電壓。

二極管T10可以以比電容器C高的電壓將時鐘信號傳輸至變換器輸入節(jié)點INV。然而，二極管T10可比電容器C導(dǎo)致更多的延遲，并且每個節(jié)點的電壓可能根據(jù)二極管的尺寸更多地發(fā)生波動，使得優(yōu)化上拉晶體管的輸出特性變得更加困難。因此，更優(yōu)選的是通過電容器C給變換器電路傳輸時鐘信號。

本發(fā)明的示例性實施方式通過當(dāng)顯示裝置斷電時給柵極驅(qū)動電路GIP的下拉晶體管施加反偏壓，可使由DC柵極偏壓導(dǎo)致的下拉晶體管的閾值電壓的偏移得到恢復(fù)。應(yīng)注意，例如能夠從圖10看出，補(bǔ)償下拉晶體管上的柵極偏壓應(yīng)力的該方法可應(yīng)用于所有的示例性實施方式。

圖10是顯示根據(jù)本發(fā)明第二示例性實施方式的柵極驅(qū)動電路的電路圖。圖11是顯示圖10中的下拉晶體管的柵極電壓的示例性波形圖。

如圖10和11中所示，根據(jù)第二示例性實施方式的柵極驅(qū)動電路的第N級包括開關(guān)電路，該開關(guān)電路響應(yīng)于時鐘信號將Q節(jié)點充電或放電。開關(guān)電路可包括多個開關(guān)元件T01到T07。

第六TFT T06是將輸出節(jié)點GOUT(N)放電的下拉晶體管。除了在給像素提供數(shù)據(jù)電壓的柵極脈沖周期期間之外，柵極線的電壓要保持在VGL電位。因此，對于幾乎每一幀來說，會在幀周期中的大部分時間給第六TFT T06的柵極提供VGH，因此閾值電壓可能由于正偏壓應(yīng)力而偏移。

在本發(fā)明的示例性實施方式中，可在顯示器斷電以使得顯示面板不被驅(qū)動之后，給第六TFT T06的柵極施加低于VGL的VSS達(dá)預(yù)定時間段，由此在第六TFT T06的柵極與源極之間提供反偏壓。第六TFT T06的柵極-源極電壓Vgs可在斷電之后的該預(yù)定時間段期間為負(fù)電壓。因此，本發(fā)明的示例性實施方式使在顯示裝置通電期間由于第六TFT T06上的正偏壓應(yīng)力導(dǎo)致的閾值電壓的偏移能夠得到恢復(fù)。

在顯示裝置通電期間，可給第六TFT T06的柵極提供例如在28V的VGH與5V的VGL之間擺動的CLK(N+4)，如圖11中所示，并且在斷電之后，可給其提供例如為0的VSS達(dá)預(yù)定時間段。

該示例性實施方式可應(yīng)用于圖4、7A和7B的示例性柵極驅(qū)動電路。

圖12是顯示根據(jù)本發(fā)明第三示例性實施方式的柵極驅(qū)動電路的電路圖。圖13是顯示圖12中所示的QB節(jié)點的電壓的示例性波形圖。圖14是分別顯示當(dāng)顯示裝置處于通電狀態(tài)時以及當(dāng)顯示裝置處于斷電狀態(tài)時，示例性下拉晶體管的柵極-源極電壓Vgs的示圖。

如圖12和13中所示，柵極驅(qū)動電路的第N級可通過將QB節(jié)點電壓轉(zhuǎn)換為DC電壓來補(bǔ)償連接至QB節(jié)點QBO和QBE的下拉晶體管T23和T24上的柵極偏壓應(yīng)力。此外，該示例性柵極驅(qū)動電路通過在顯示面板PNL不被驅(qū)動的斷電期間給下拉晶體管T23和T24施加反偏壓，使閾值電壓的偏移得到恢復(fù)。

例如VGHF、VGHE、VGHO、VGHB、VGLH、VST、CLK、VRST和VNEXT可被提供給該級。VRST是被同時施加至所有級并將這些級的Q節(jié)點放電和復(fù)位的復(fù)位信號。在顯示裝置通電的時間期間，模塊電源部PWIC例如以28V的VGH產(chǎn)生VGHF和VGHB。

為了削減下拉晶體管T23和T24上的偏壓應(yīng)力，在通電時段期間以VGH電位交替產(chǎn)生VGHO和VGHE，并且它們被交替反轉(zhuǎn)為VGL電位。之后，在斷電之后為了給下拉晶體管T23和T24施加預(yù)定時段的反偏壓，VGHE和VGHO可被調(diào)整為小于0V的電壓(例如-5V的VGL)，VGLH可被調(diào)整為大于0V的電壓(例如28V的VGH)。因此，在斷電之后，下拉晶體管T23和T24被施加預(yù)定時段的反偏壓，由此能夠使閾值電壓偏移得到恢復(fù)。

VST是起始脈沖或前級的輸出電壓。VNEXT是后級的輸出電壓。時鐘信號、前級的輸出、以及后級的輸出例如可取決于柵極脈沖是否重疊、柵極脈沖的各個脈沖寬度之類的因素。VST、CLK、VRST和VNEXT中的每一個在VGH與VGL之間擺動。

第一TFT T11通過響應(yīng)于VST給Q節(jié)點Q提供VGHF而將Q節(jié)點Q充電。第一TFT T11的柵極連接至VST節(jié)點。第一TFT T11的漏極連接至VGHF節(jié)點。第一TFT T11的源極連接至Q節(jié)點Q。第二TFT T12響應(yīng)于VRST將Q節(jié)點Q放電，以將Q節(jié)點Q復(fù)位。第二TFT T12的柵極連接至VRST節(jié)點。第二TFT T12的漏極連接至Q節(jié)點Q。第二TFT T12的源極連接至VGLH節(jié)點。第三TFT T13響應(yīng)于VNEXT將Q節(jié)點Q放電。第三TFT T13的柵極連接至VNEXT節(jié)點。第三TFT T13的漏極連接至Q節(jié)點Q。第三TFT T13的源極連接至VGHB節(jié)點。

第四TFT T14響應(yīng)于第一QB節(jié)點QBO將Q節(jié)點Q放電。第四TFT T14的柵極連接至第一QB節(jié)點QBO。第四TFT T14的漏極連接至Q節(jié)點Q。第四TFT T14的源極連接至VGLH節(jié)點。第五TFT T15響應(yīng)于第二QB節(jié)點QBE將Q節(jié)點Q放電。第五TFT T15的柵極連接至第二QB節(jié)點QBE。第五TFT T15的漏極連接至Q節(jié)點Q。第五TFT T15的源極連接至VGLH節(jié)點。

如果長時間給QB節(jié)點提供DC電壓，則連接至QB節(jié)點的下拉晶體管T23和T24的各閾值電壓由于柵極偏壓應(yīng)力而發(fā)生偏移。為削減柵極偏壓應(yīng)力，可以以預(yù)定時間間隔交替產(chǎn)生VGHE和VGHO。因此，第一QB節(jié)點QBO和第二QB節(jié)點QBE的電壓可被交替地充電和放電，如圖13中所示。

第六TFT T16響應(yīng)于Q節(jié)點Q將第一QB節(jié)點QBO放電。第六TFT T16的柵極連接至Q節(jié)點Q。第六TFT T16的漏極連接至第一QB節(jié)點QBO。第六TFT T16的源極連接至VGL節(jié)點。第七TFT T17響應(yīng)于Q節(jié)點Q將第二QB節(jié)點QBE放電。第七TFT T17的柵極連接至Q節(jié)點Q。第七TFT T17的漏極連接至第二QB節(jié)點QBE。第七TFT T17的源極連接至VGL節(jié)點。

第八TFT T18響應(yīng)于VGHE將第一QB節(jié)點QBO放電。第八TFT T18 的柵極連接至VGHE節(jié)點。第八TFT T18的漏極連接至第一QB節(jié)點QBO。第八TFT T18的源極連接至VGL節(jié)點。第九TFT T19響應(yīng)于VGHO將第二QB節(jié)點QBE放電。第九TFT T19的柵極連接至VGHO節(jié)點。第九TFT T19的漏極連接至第二QB節(jié)點QBE。第九TFT T19的源極連接至VGL節(jié)點。

第十TFT T20操作為二極管并且給第一QB節(jié)點QBO充上VGHO。第十TFT T20的柵極和漏極連接至VGHO節(jié)點。第十TFT T20的源極連接至第一QB節(jié)點QBO。第十一TFT T21操作為二極管并且給第二QB節(jié)點QBE充上VGHE。第十一TFT T21的柵極和漏極連接至VGHE節(jié)點。第十一TFT T21的源極連接至第二QB節(jié)點QBE。

第十二TFT T22是上拉晶體管。當(dāng)Q節(jié)點Q被充電至VGHF時，第十二TFT T22通過給輸出節(jié)點GOUT充上CLK的電壓來使得柵極脈沖升高。第十二TFT T22的柵極連接至Q節(jié)點。第十二TFT T22的漏極連接至CLK節(jié)點，且輸出節(jié)點GOUT連接至第十二TFT T22的源極。

第十三TFT T23是第一下拉晶體管，該第一下拉晶體管響應(yīng)于第一QB節(jié)點QBO的電壓將輸出節(jié)點GOUT的電壓放電。第十三TFT T23的柵極連接至第一QB節(jié)點QBO。第十三TFT T23的漏極連接至輸出節(jié)點GOUT。第十三TFT T23的源極連接至VGLH節(jié)點。

第十四TFT T24是第二下拉晶體管，該第二下拉晶體管響應(yīng)于第二QB節(jié)點QBE的電壓將輸出節(jié)點的電壓放電。第十四TFT T24的柵極連接至第二QB節(jié)點QBE。第十四TFT T24的漏極連接至輸出節(jié)點GOUT。第十四TFT T24的源極連接至VGLH節(jié)點。

如圖14中所示，下拉晶體管T23和T24中的每一個下拉晶體管的柵極-源極電壓Vgs在顯示裝置的通電期間為正電壓。在通電期間，除Q節(jié)點充電周期期間以外，下拉晶體管T23和T24的柵極被提供例如28V的VGH，并且下拉晶體管T23和T24的源極被提供例如-5V的VGLH和VGL。因此，在顯示裝置的通電期間，下拉晶體管T23和T24的閾值電壓可能由于正柵極偏壓應(yīng)力而偏移到正電壓。

相反，下拉晶體管T23和T24中的每一個下拉晶體管的柵極-源極電壓Vgs在顯示裝置的斷電期間為負(fù)電壓。在斷電之后的預(yù)定時間段，給下拉晶 體管T23和T24的柵極提供例如-5V或-10V的VGL，并給下拉晶體管T23和T24的源極提供例如28V的VGH。因此，在顯示裝置斷電之后的預(yù)定時間段，下拉晶體管T23和T24的閾值電壓可由于反偏壓而偏移到負(fù)電壓。這使閾值電壓偏移能夠得到恢復(fù)。

當(dāng)為了給下拉晶體管T23和T24施加反偏壓而使施加至下拉晶體管T23和T24的源極的VGLH的電壓變?yōu)閂GH時，上拉晶體管T22可導(dǎo)通并可產(chǎn)生具有VGH電位的柵極脈沖。在該情形中，如果顯示面板正在被驅(qū)動，則可能由于像素電壓的波動而發(fā)生顯示的圖像的異常變化或閃爍。為防止該潛在問題，優(yōu)選的是當(dāng)顯示面板處于斷電狀態(tài)時給下拉晶體管T23和T24施加反偏壓。因為在顯示面板的斷電期間像素不被驅(qū)動，所以不顯示圖像。在液晶顯示器的情形中，例如在斷電期間背光單元關(guān)閉，因此不從像素透射光。

盡管針對n型MOSFET開關(guān)元件描述了根據(jù)前述示例性實施方式的柵極驅(qū)動電路，但它們也可由p型MOSFET開關(guān)元件實現(xiàn)。在該情形中，TFT的漏極和源極的位置將是相反的。

如上所述，因為通過將用于接收時鐘信號的變換器電路連接至Q節(jié)點并通過電容器耦合或二極管將所述時鐘信號提供給變換器電路，減小了Q節(jié)點的浮置周期，所以本發(fā)明的示例性實施方式允許Q節(jié)點電壓和輸出節(jié)點電壓GOUT的穩(wěn)定。此外，本發(fā)明的示例性實施方式通過在顯示裝置斷電之后給下拉晶體管施加預(yù)定時間段的反偏壓，可使由于下拉晶體管上的柵極偏壓應(yīng)力導(dǎo)致的閾值電壓偏移得到恢復(fù)，由此提高顯示裝置的可靠性和壽命。

在不背離本發(fā)明的精神或范圍的情況下，在根據(jù)本發(fā)明的柵極驅(qū)動電路及使用該柵極驅(qū)動電路的顯示裝置中可進(jìn)行各種修改和變化，這對于本領(lǐng)域技術(shù)人員來說是顯而易見的。因而，本發(fā)明旨在覆蓋對本發(fā)明的這些修改和變化，只要這些修改和變化落入所附權(quán)利要求書范圍及其等同范圍內(nèi)。