一種高頻超聲激勵(lì)電路和高頻血管內(nèi)超聲系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本申請(qǐng)涉及電子電路技術(shù)領(lǐng)域，更具體地說(shuō)，涉及一種高頻超聲激勵(lì)電路和高頻血管內(nèi)超聲系統(tǒng)。
【背景技術(shù)】
[0002]在超高頻血管內(nèi)超聲系統(tǒng)(intravenous ultrasound，IVUS)中，為了獲得更優(yōu)的血管組織分辨率，超聲換能器激勵(lì)頻率通常高達(dá)60MHz。高頻激勵(lì)電路通常采用金屬-氧化物半導(dǎo)體場(chǎng)效應(yīng)管(metal-oxide semiconductor FET，簡(jiǎn)稱(chēng)MOSFET)作為功率激勵(lì)器件。為了提高電源效率，MOSFET工作在開(kāi)關(guān)狀態(tài)。60MHz的開(kāi)關(guān)頻率，要求MOSFET管打開(kāi)和關(guān)閉控制的時(shí)間準(zhǔn)確度在I個(gè)納秒以下。MOSFET管開(kāi)關(guān)時(shí)間稍有偏差就可能導(dǎo)致激勵(lì)頻率不準(zhǔn)確、激勵(lì)電壓不穩(wěn)定、激勵(lì)波形畸變、電路故障(M0SFET管損壞)，從而降低超高頻血管內(nèi)超聲系統(tǒng)的成像質(zhì)量和系統(tǒng)可靠性。
[0003]參見(jiàn)圖1和圖2，現(xiàn)有的血管內(nèi)超聲系統(tǒng)采用FPGA(Field —Programmable Gate八^&7，？?64以下簡(jiǎn)稱(chēng)??64)或10]20輸出階躍信號(hào)201到時(shí)間延時(shí)電路30;反向器^)1'1和延時(shí)線(xiàn)A的時(shí)間延遲經(jīng)過(guò)與門(mén)AND后，在C點(diǎn)形成等于激勵(lì)脈沖周期的一半單脈沖207。延時(shí)線(xiàn)B和延時(shí)線(xiàn)C分別對(duì)與門(mén)AND輸出的脈沖信號(hào)進(jìn)行延時(shí)，經(jīng)過(guò)驅(qū)動(dòng)電路40進(jìn)行功率放大后，控制激勵(lì)電路60輸出對(duì)換能器60的激勵(lì)信號(hào)206。在該方案中，激勵(lì)信號(hào)206的頻率由時(shí)間延時(shí)電路中的反向器NOTl和延時(shí)線(xiàn)A決定，不能由根據(jù)換能器60的特性靈活調(diào)整。另一缺點(diǎn)是，延時(shí)線(xiàn)B和延時(shí)線(xiàn)C的時(shí)間延遲準(zhǔn)確度會(huì)對(duì)激勵(lì)信號(hào)的幅度和相位產(chǎn)生顯著影響，可能弓丨起電路故障或降低圖像質(zhì)量。例如由于延時(shí)線(xiàn)B和延時(shí)線(xiàn)C的設(shè)置誤差，可能會(huì)引起D點(diǎn)驅(qū)動(dòng)信號(hào)208的負(fù)脈沖與E點(diǎn)209的正脈沖重疊，而可能導(dǎo)致上管Ml和下管M2同時(shí)導(dǎo)通，引起電路故障，或由于上管Ml或下管M2導(dǎo)通時(shí)間過(guò)短，導(dǎo)致激勵(lì)信號(hào)206的正電壓或負(fù)電壓過(guò)低，產(chǎn)生的超聲信號(hào)過(guò)小，而引起圖像質(zhì)量降低。通常延時(shí)線(xiàn)的時(shí)間延遲的精度和誤差都較大，延遲調(diào)整步長(zhǎng)大多在幾個(gè)納秒以上，例如maxim公司的DS140U芯片的最小時(shí)間調(diào)整步長(zhǎng)是4納秒，誤差高達(dá)20 %。對(duì)于60MHz以上激勵(lì)頻率的血管內(nèi)超聲系統(tǒng)，半個(gè)周期小于8.4納秒。對(duì)于使用DS140U芯片，時(shí)間延遲相對(duì)誤差高達(dá)9.5%，因而，該激勵(lì)方案不能準(zhǔn)確調(diào)整驅(qū)動(dòng)信號(hào)208和209的相對(duì)延遲τ，可能會(huì)引起電路故障或圖像質(zhì)量降低。
[0004]針對(duì)于圖1中存在的問(wèn)題，參見(jiàn)圖3，現(xiàn)有的另一種實(shí)現(xiàn)方案是，采用FPGA20直接產(chǎn)生延遲信號(hào)，取代時(shí)間延遲電路30，該方案可以由軟件根據(jù)換能器60特性靈活調(diào)整激勵(lì)信號(hào)206的頻率。但是經(jīng)研究發(fā)現(xiàn)，盡管FPGA20輸出端口的時(shí)間延遲差異可以忽略，但是由于驅(qū)動(dòng)電路40中的反向器Ν0Τ2、功率驅(qū)動(dòng)器41、上管Ml和下管M2的響應(yīng)特性差異，其累計(jì)時(shí)間延遲差異通常在I個(gè)納秒以上，仍然存在不能準(zhǔn)確調(diào)整驅(qū)動(dòng)信號(hào)208和209的相對(duì)時(shí)間延遲τ的問(wèn)題，引起電路故障和圖像質(zhì)量降低的根源仍然存在。
[0005]以上提到現(xiàn)有兩種高頻血管內(nèi)超聲系統(tǒng)的換能器激勵(lì)電路方案，由于驅(qū)動(dòng)信號(hào)204和驅(qū)動(dòng)信號(hào)205的時(shí)間延遲控制精度低，用于產(chǎn)生60MHz以上激勵(lì)信號(hào)時(shí)，可能會(huì)導(dǎo)致電路故障或成像質(zhì)量降低的問(wèn)題。

【發(fā)明內(nèi)容】

[000?]有鑒于此，本發(fā)明實(shí)施例提供一種尚頻超聲激勵(lì)電路和尚頻血管內(nèi)超聲系統(tǒng)，以實(shí)現(xiàn)降低電路的故障概率、提高成像質(zhì)量。
[0007]為實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供如下技術(shù)方案:
[0008]一種高頻超聲激勵(lì)電路，包括:
[0009]晶振；
[0010]現(xiàn)場(chǎng)可編輯門(mén)陣列，所述現(xiàn)場(chǎng)可編輯門(mén)陣列的鎖相環(huán)與所述晶振的輸出端相連；
[0011]時(shí)間延遲電路，所述延時(shí)電路包括:與所述現(xiàn)場(chǎng)可編輯門(mén)陣列中的激勵(lì)電路的第一輸出端相連的第一延時(shí)電路，與所述現(xiàn)場(chǎng)可編輯門(mén)陣列中的激勵(lì)電路的第二輸出端相連的第二延時(shí)電路，所述第一延時(shí)電路用于對(duì)激勵(lì)電路中的第一開(kāi)關(guān)管的導(dǎo)通時(shí)間進(jìn)行亞納秒量級(jí)范圍內(nèi)調(diào)整，所述第二延時(shí)電路用于對(duì)激勵(lì)電路中的第二開(kāi)關(guān)管的導(dǎo)通時(shí)間進(jìn)行亞納秒量級(jí)調(diào)整；
[0012]驅(qū)動(dòng)電路，所述驅(qū)動(dòng)電路包括:輸入端與所述第一延時(shí)電路的輸出端相連的反相器，輸入端與所述反相器輸出端相連的第一功率驅(qū)動(dòng)器，輸入端與所述第二延時(shí)電路的輸出端相連的第二功率驅(qū)動(dòng)器；
[0013]激勵(lì)電路，所述激勵(lì)電路中的第一開(kāi)關(guān)管的控制端通過(guò)第一隔直電容與所述第一功率驅(qū)動(dòng)器的輸出端相連，所述激勵(lì)電路中的第二開(kāi)關(guān)管的控制端通過(guò)第二隔直電容與所述第二功率驅(qū)動(dòng)器的輸出端相連；
[0014]陽(yáng)極與所述第一開(kāi)關(guān)管的第一端相連的第一二極管；
[0015]陰極與所述第二開(kāi)關(guān)管的第一端相連的第二二極管；
[0016]主繞組第一端與所述第一二極管的陰極、第二二極管的陽(yáng)極相連的高頻變壓器，所述高頻變壓器的主繞組的第二端接地；
[0017]串聯(lián)在所述高頻變壓器的次級(jí)繞組的第一端和第二端之間的換能器，所述次級(jí)繞組的第二端接地。
[0018]優(yōu)選的，上述高頻超聲激勵(lì)電路中，所述第一延時(shí)電路和第二延時(shí)電路均包括:
[0019]第一電阻；
[0020]與所述第一電阻并聯(lián)的第三二極管，所述第三二極管的陰極與所述第一電阻的第一端相連；
[0021]—端與所述第一電阻的第二端相連、另一端接地的第三電容；
[0022]其中，所述第一電阻為可調(diào)電阻和/或所述第三電容為可調(diào)電容，所述第一電阻的第一端作為延時(shí)電路的輸入端，所述第一電阻的第二端作為延時(shí)電路的輸出端。
[0023]優(yōu)選的，上述高頻超聲激勵(lì)電路中，所述第一延時(shí)電路調(diào)節(jié)所述第一開(kāi)關(guān)管的導(dǎo)通時(shí)間變化量的變化范圍不小于預(yù)設(shè)值;所述第二延時(shí)電路調(diào)節(jié)所述第二開(kāi)關(guān)管的導(dǎo)通時(shí)間變化量的變化范圍不小于預(yù)設(shè)值；
[0024]所述預(yù)設(shè)值為鎖相環(huán)PLL輸出的一個(gè)高頻時(shí)鐘周期。
[0025]優(yōu)選的，上述高頻超聲激勵(lì)電路中，所述激勵(lì)電路包括:
[0026]第一開(kāi)關(guān)管和第二開(kāi)關(guān)管；
[0027]陽(yáng)極與所述第一開(kāi)關(guān)管的控制端相連、陰極與所述第一開(kāi)關(guān)管的第二端相連的第四二極管；
[0028]—端與第一供電電源和所述第一開(kāi)關(guān)管的第二端相連、另一端接地的第四電容；
[0029]與所述第四二極管并聯(lián)的第二電阻；
[0030]陽(yáng)極與所述第二開(kāi)關(guān)管的控制端相連、陰極與所述第二開(kāi)關(guān)管的第二端相連的第五二極管；
[0031]—端與第二供電電源和所述第二開(kāi)關(guān)管的第二端相連、另一端接地的第五電容；
[0032]與所述第五二極管并聯(lián)的第三電阻。
[0033]優(yōu)選的，上述高頻超聲激勵(lì)電路中，所述第一延時(shí)電路和第二延時(shí)電路內(nèi)均設(shè)置有LC震蕩電路，所述LC震蕩電路中的電感的感抗值和/或電容的容抗值可調(diào)。
[0034]優(yōu)選的，上述高頻超聲激勵(lì)電路中，所述第一延時(shí)電路和第二延時(shí)電路均包括:
[0035]第一電阻；
[0036]與所述第一電阻并聯(lián)的第三二極管，所述第三二極管的陰極與所述第一電阻的第一端相連；
[0037]一端與所述第一電阻的第二端相連、另一端接地的第三電容；
[0038]輸入端與所述第一電阻第二端相連的LC振蕩電路；
[0039]其中，所述第一電阻的阻值、所述第三電容的電容值、所述LC震蕩電路中的電抗的感抗值和/或所述LC震蕩電路中的電容的容抗值可調(diào)，所述第一電阻的第一端作為延時(shí)電路的輸入端，所述L C震蕩電路的輸出端作為延時(shí)電路的輸出端。
[0040]—種尚頻血管內(nèi)超聲系統(tǒng)，應(yīng)用有上述任意一項(xiàng)公開(kāi)的尚頻超聲激勵(lì)電路。
[0041]基于上述技術(shù)方案，本發(fā)明實(shí)施例提供的高頻超聲激勵(lì)電路，通過(guò)在所述FPGA與所述驅(qū)動(dòng)電路之間設(shè)置所述時(shí)間延遲電路，所述時(shí)間延遲電路中的第一延時(shí)電路的設(shè)置使得所述激勵(lì)電路中第一開(kāi)關(guān)管(上管)的導(dǎo)通時(shí)間產(chǎn)生了T1時(shí)間的延時(shí)，第二延時(shí)電路的設(shè)置使得所述第二開(kāi)關(guān)管(下管)的導(dǎo)通時(shí)間產(chǎn)生了 τ4時(shí)間的延時(shí)，通過(guò)合理的設(shè)置所述第一延時(shí)電路和第二延時(shí)電路的延時(shí)參數(shù)，可對(duì)所述第一開(kāi)關(guān)管和第二開(kāi)關(guān)管的導(dǎo)通時(shí)間進(jìn)行亞納秒量調(diào)整。進(jìn)而通過(guò)所述FPGA和所述時(shí)間延遲電路配合使用，提高了驅(qū)動(dòng)信號(hào)和驅(qū)動(dòng)信號(hào)的時(shí)間延遲的控制精度，進(jìn)而實(shí)現(xiàn)了所述第一開(kāi)關(guān)管和第二開(kāi)關(guān)管的導(dǎo)通時(shí)間和延時(shí)的精確控制，可使得輸出的激勵(lì)脈沖幅度和寬度滿(mǎn)足成像指標(biāo)要求，從而提高了應(yīng)用所述尚頻超聲激勵(lì)電路的尚