專利名稱：網(wǎng)絡(luò)設(shè)備中處理器間的通信方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機及通信領(lǐng)域的網(wǎng)絡(luò)設(shè)備，尤其涉及一種網(wǎng)絡(luò)設(shè)備中處理器間的通信方法和應(yīng)用該方法的裝置。
背景技術(shù)：
為了適應(yīng)不斷提升的性能需求，在網(wǎng)絡(luò)設(shè)備的硬件體系中，不同的單板上或同一單板內(nèi)使用多個處理器的情況越來越多，每個處理器專門處理某一類任務(wù)，處理器之間相互協(xié)調(diào)完成整個設(shè)備的功能。因此，處理器間的通信是網(wǎng)絡(luò)設(shè)備中硬件體系運行的基礎(chǔ)，其通信速度也是保證這種高性能硬件體系的重要環(huán)節(jié)。
網(wǎng)絡(luò)設(shè)備中的處理器有的本身集成MAC(Media Access Control，媒介接入控制)控制器，未集成MAC的處理器也可以方便地連接MAC控制器。這樣使得以太網(wǎng)連接，如GE(Gigabit Ethemet，千兆以太網(wǎng))連接相比其他的方法，例如郵箱性質(zhì)的雙口RAM(Random Access Memory，隨機訪問存儲器)，不僅具有性能優(yōu)勢，而且還有易得性優(yōu)勢。因此，利用處理器擴展出的網(wǎng)絡(luò)連接實現(xiàn)處理器間高速通信的應(yīng)用方式也越來越普遍。
圖1為現(xiàn)有技術(shù)中處理器之間的通信連接示意圖，處理器11、12分別通過高速接口連接MAC控制器21和22，處理器11與MAC控制器21、處理器12與MAC控制器22之間的高速接口可以采用SPI4.2(System PacketInterface Level 4 Phase 2，系統(tǒng)包接口4.2)、PCI(Peripheral ComponentInterconnect，外圍部件互連)、PCI-X(增強PCI總線)、PCI-E(PeripheralComponent Interconnect Express，快速外圍組件互連)等各種總線。MAC控制器21、22分別連接PHY(物理層)芯片51與52，MAC控制器21與PHY芯片51、MAC控制器22與PHY芯片52之間采用媒介無關(guān)接口。PHY芯片51與52之間可以采用千兆SerDes(Serial and De-Serial，并串/串并轉(zhuǎn)換器)或Copper(銅)接口，由于這兩個PHY芯片之間為設(shè)備內(nèi)部的連接，不需要通過外部物理端口，可以省略磁性器件和網(wǎng)絡(luò)端口。這樣，處理器11和12可以通過各自PHY芯片之間的網(wǎng)絡(luò)連接與對端進行通信。
集成MAC控制器的處理器在功能上可以看作是處理器與MAC控制器的組合，因此圖1中處理器11與MAC控制器21、處理器12與MAC控制器22均可以用集成MAC的處理器代替，兩個處理器間的通信方式與上述相同。
可見，現(xiàn)有技術(shù)中每個處理器一端均得通過MAC控制器和PHY芯片兩級連接才能實現(xiàn)相互通信。采用這種通信方法，處理器之間的連接比較復雜，不僅增加了電路的不可靠性，更增加了電路的成本。

發(fā)明內(nèi)容
本發(fā)明要解決的是現(xiàn)有技術(shù)中處理器間的通信連接過于復雜導致的可靠性低和成本高的問題。
本發(fā)明所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置包括與第一處理器連接的第一MAC控制器和與第二處理器連接的第二MAC控制器，第一和第二MAC控制器具有相同的媒介無關(guān)接口；第一MAC控制器與第二MAC控制器的數(shù)據(jù)信號發(fā)送端分別連接對方的數(shù)據(jù)信號接收端。
可選地，所述第一MAC控制器與第二MAC控制器的時鐘信號發(fā)送端分別連接對方的時鐘信號接收端。
可選地，所述第一MAC控制器與第二MAC控制器的控制信號發(fā)送端分別連接對方對應(yīng)的控制信號接收端。
可選地，所述媒介無關(guān)接口為精簡千兆媒介無關(guān)接口RGMII；所述控制信號發(fā)送端包括發(fā)送使能TXEN，對應(yīng)的控制信號接收端為接收數(shù)據(jù)有效RXDV。
可選地，所述媒介無關(guān)接口為精簡10位接口RTBI。
可選地，所述第一MAC控制器與第二MAC控制器的時鐘信號發(fā)送端與對方時鐘信號接收端之間的連接線長度超過其他信號連接線，以使時鐘信號到達對端的延遲時間滿足數(shù)據(jù)信號建立保持時間的要求。
可選地，第一與第二MAC控制器中至少一個具有時鐘信號延遲模塊，用來延遲相互連接的時鐘信號發(fā)送端和接收端中一端的時鐘信號，其延遲時間滿足數(shù)據(jù)信號建立保持時間的要求。
可選地，所述媒介無關(guān)接口為千兆媒介無關(guān)接口GMII；所述控制信號發(fā)送端包括發(fā)送使能TX_EN和發(fā)送錯誤指示TX_ER，對應(yīng)的控制信號接收端分別為接收數(shù)據(jù)有效RX_DV和接收錯誤指示RX_ER。
可選地，所述媒介無關(guān)接口為10位接口TBI；所述時鐘信號發(fā)送端為發(fā)送時鐘TBC，所述時鐘信號接收端為接收時鐘RBC0。
可選地，所述媒介無關(guān)接口為串行千兆媒介無關(guān)接口SGMII；所述數(shù)據(jù)信號發(fā)送端為數(shù)據(jù)信號差分發(fā)送端TXD+/-，所述數(shù)據(jù)信號接收端為數(shù)據(jù)信號接收端RXD+/-。
可選地，所述通信裝置還包括連接在第一與第二MAC控制器之間的電平轉(zhuǎn)換單元，用來將第一與第二MAC控制器的發(fā)送端電平轉(zhuǎn)換為對方的接收端電平。
優(yōu)選地，所述通信裝置還包括連接在第一或者第二MAC控制器之間的源端阻抗單元，用來匹配第一或者第二MAC控制器的發(fā)送端源端阻抗。
可選地，所述第一MAC控制器與第二MAC控制器位于不同的單板上，其間的連接經(jīng)過所述兩個MAC控制器所在單板的連接器。
可選地，所述第一處理器與第一MAC控制器、和/或第二處理器與第二MAC控制器集成為一個處理器芯片。
本發(fā)明還提供了一種網(wǎng)絡(luò)設(shè)備中處理器間的通信方法，網(wǎng)絡(luò)設(shè)備中與第一處理器連接的第一MAC控制器和與第二處理器連接的第二MAC控制器具有相同的媒介無關(guān)接口，所述方法包括第一MAC控制器從其數(shù)據(jù)信號發(fā)送端向第二MAC控制器的數(shù)據(jù)信號接收端發(fā)送通信數(shù)據(jù)；第一MAC控制器從其數(shù)據(jù)信號接收端接收來自第二MAC控制器數(shù)據(jù)信號發(fā)送端的通信數(shù)據(jù)。
可選地，所述方法還包括第一MAC控制器從時鐘信號發(fā)送端向第二MAC控制器的時鐘信號接收端發(fā)送時鐘信號；第一MAC控制器從時鐘信號接收端接收來自第二MAC控制器時鐘信號發(fā)送端的時鐘信號。
可選地，所述方法還包括第一MAC控制器從控制信號發(fā)送端向第二MAC控制器對應(yīng)的控制信號接收端發(fā)送控制信號；第一MAC控制器從控制信號接收端接收來自第二MAC控制器控制信號接收端的控制信號。
可選地，所述方法還包括將第一MAC控制器發(fā)送和/或接收的時鐘信號進行延時，延遲時間符合數(shù)據(jù)信號建立保持時間的要求。
可選地，所述方法還包括延長第一MAC控制器的時鐘信號發(fā)送端和時鐘信號接收端與第二MAC控制器的連接線長度，使得時鐘信號的延遲時間滿足數(shù)據(jù)信號建立保持時間的要求。
本發(fā)明通過將MAC控制器的發(fā)送端直接連接對端MAC控制器的接收端，將處理器之間在網(wǎng)絡(luò)設(shè)備內(nèi)部的通信在MAC層完成，不再需要兩端的PHY芯片，簡化了處理器間的通信連接，增加了連接可靠性，同時降低了網(wǎng)絡(luò)設(shè)備的成本。


圖1為現(xiàn)有技術(shù)中處理器之間的通信連接示意圖；圖2為本發(fā)明中處理器之間的通信連接示意圖；圖3為本發(fā)明所述處理器間的通信裝置實施例一的結(jié)構(gòu)圖；圖4為本發(fā)明所述處理器間的通信裝置實施例一的一種發(fā)送信號時序圖；圖5為本發(fā)明所述處理器間的通信裝置實施例一的一種接收信號時序圖；圖6為本發(fā)明所述處理器間的通信裝置實施例二的結(jié)構(gòu)圖；圖7為本發(fā)明所述處理器間的通信裝置實施例二的一種發(fā)送和接收信號時序圖；圖8為本發(fā)明所述處理器間的通信裝置實施例三的結(jié)構(gòu)圖；圖9為本發(fā)明所述處理器間的通信裝置實施例四的結(jié)構(gòu)圖；圖10為本發(fā)明所述處理器間的通信裝置實施例五的結(jié)構(gòu)圖；圖11為本發(fā)明所述處理器間的通信裝置實施例六的結(jié)構(gòu)圖。
具體實施例方式
本領(lǐng)域技術(shù)人員知道，PHY芯片的主要功能是將MAC層數(shù)據(jù)轉(zhuǎn)換為符合標準的物理層信號，使其適合進行長距離傳輸。但是，處理器間的通信在同一設(shè)備內(nèi)部進行，PHY芯片并不需要出光口或者電口，而是直接交流耦合或者相同電平之間直接連接。因此對于設(shè)備內(nèi)部的通信連接，PHY芯片的絕大部分物理層功能、在一些情況下甚至全部物理層功能是處理器間通信所不需要的，PHY芯片所起的作用變得冗余。
本發(fā)明中采用具有媒介無關(guān)接口的MAC控制器的互連實現(xiàn)處理器間的通信，其結(jié)構(gòu)示意如圖2所示，兩個處理器分別連接各自的MAC控制器，各個處理器與MAC控制器之間可以采用SPI4.2、PCI、PCI-X、PCI-E等各種總線接口；兩個MAC控制器以媒介無關(guān)接口互連；處理器和與其連接的MAC控制器可以集成在一個芯片中。在部分應(yīng)用情況下，現(xiàn)有技術(shù)中PHY芯片的時序和電平匹配功能是處理器間通信所需的，這些功能在本發(fā)明中可以由兩個MAC控制器及其間的連接電路實現(xiàn)。
媒介無關(guān)接口包括RGMII(Reduced Gigabit Media Independent Interface，精簡千兆媒介無關(guān)接口)、RTBI(Reduced Ten Bit Interface，精簡10位接口)、GMII(Gigabit Media Independent Interface，千兆媒介無關(guān)接口)、TBI(Ten BitInterface，10位接口)和SGMMII(Serial Gigabit Media Independent Interface，串行千兆媒介無關(guān)接口)，以下在各個實施例中詳細說明每種接口的實現(xiàn)方式。簡便起見，在本發(fā)明的下述實施例中只對兩個MAC控制器及其間的連接結(jié)構(gòu)進行說明。需要說明的是，本發(fā)明下述各個實施例中的MAC控制器也可能是與處理器集成在一個芯片中的功能模塊。
本發(fā)明所述處理器間的通信裝置實施例一的結(jié)構(gòu)如圖3所示，MAC控制器31和MAC控制器32通過RGMII接口連接，具體為MAC控制器31的數(shù)據(jù)信號發(fā)送端TXD
、控制信號發(fā)送端TX_CTL和時鐘信號發(fā)送端TXC分別與MAC控制器32的數(shù)據(jù)信號接收端RXD
、控制信號接收端RX_CTL和時鐘信號接收端RXC相連接；MAC控制器31的RXD
、RX_CTL和RXC分別與MAC控制器32的TXD
、TX_CTL和TXC相連接。
作為IEEE(Institute of Electrical and Electronic Engineers，電氣和電子工程師協(xié)會)802.3z GMII/TBI接口規(guī)范的一種替代方案，RGMII在保持軟件層面完全兼容的情況下將GMII接口的24針引腳、TBI接口的28針引腳縮減到僅用12針引腳即能完成相同的任務(wù)。RGMII的數(shù)據(jù)寬度從8位減為4位，所有的控制信號被復用在一路，同時時鐘信號的上、下沿都用來采樣數(shù)據(jù)。
根據(jù)RGMII接口規(guī)范，在TXC的上升沿采樣TX_CTL，其邏輯值代表GMII中發(fā)送使能TXEN信號；在TXC下降沿采樣TX_CTL，其邏輯值代表TXERR信號，是GMII中TXEN信號和TX_ER信號的異或值。類似地，在RXC的上升沿采樣RX_CTL，其邏輯值代表GMII中接收數(shù)據(jù)有效RXDV信號；在RXC下降沿采樣RX_CTL，其邏輯值代表RXERR信號，是GMII中RXDV信號和RX_ER信號的異或值。
RGMII接口規(guī)范中，在按照RXC的上升沿和下降沿采樣RXD
和RX_CTL時，對RXD
上的數(shù)據(jù)信號和RX_CTL上的控制信號有建立保持時間的要求。換言之，當在RXC的上升沿或下降沿采樣時，RXD
上的數(shù)據(jù)信號和RX_CTL上的控制信號應(yīng)當已經(jīng)保持了一定的時間。但是，TXC的上升沿和下降沿與TXD
上數(shù)據(jù)信號、TX_CTL上控制信號的建立時刻基本一致，按照圖3中的連接方法，如果MAC控制器31和32各個引腳之間的連接線在PCB(Printed Circuit Board，印刷電路板)上的走線長度基本相同，則對端MAC控制器接收的RXC，其上升沿和下降沿也基本與RXD
上數(shù)據(jù)信號、RX_CTL上控制信號的建立時刻一致，因此需要延遲接收端MAC控制器用來采樣的RXC信號，其延遲時間應(yīng)使得RXC信號的上升沿和下降沿符合RGMII規(guī)范中規(guī)定的建立保持時間。
本實施例中至少一個MAC控制器具有內(nèi)部延時功能，即至少一個MAC控制器包括時鐘信號延遲模塊，該模塊能夠?qū)?nèi)部生成的TXC延遲一定時間后輸出，或者將接收的RXC延遲一定時間后再用來進行數(shù)據(jù)和控制信號的采樣，或者同時完成上述兩項內(nèi)部延時功能。現(xiàn)有的MAC控制器有的已經(jīng)帶有時鐘信號延遲模塊。
本實施例中可以采用以下三種MAC控制器及其延時功能的組合第一種MAC控制器31和32均包括時鐘信號延遲模塊，分別將其TXC信號延遲Tdelay時間。兩個MAC控制器的發(fā)送端信號時序如圖4所示，MAC控制器31和32的發(fā)送端內(nèi)部時鐘信號TXC的上升、下降沿與TXD
、TX_CTL信號的建立時刻基本一致；在經(jīng)過時鐘延遲模塊對內(nèi)部時鐘信號TXC延遲Tdelay時間后，從MAC控制器31和32的時鐘信號發(fā)送端輸出的時鐘信號TXC的上升、下降沿均對應(yīng)于已經(jīng)建立TsetupR時間的TXD
、TX_CTL信號。延遲時間Tdelay的值只要能使TsetupR在RGMII接口規(guī)范規(guī)定的取值范圍內(nèi)即可，這樣接收端的MAC控制器可以按照所接收的時鐘信號進行正確采樣。
第二種MAC控制器31和32均包括時鐘信號延遲模塊，分別將其RXC信號延遲Tdelay時間。兩個MAC控制器的接收端信號時序如圖5所示，MAC控制器31和32的時鐘信號接收端RXC接收的時鐘信號上升、下降沿與RXD
、RX_CTL信號的建立時刻基本一致；在經(jīng)過時鐘延遲模塊對所接收的時鐘信號RXC延遲Tdelay時間后，在MAC控制器31和32的內(nèi)部，用來進行采樣的時鐘信號RXC的上升、下降沿均對應(yīng)于已經(jīng)建立TsetupR時間的RXD
、RX_CTL信號。同樣，延遲時間Tdelay的值應(yīng)能使TsetupR在RGMII接口規(guī)范規(guī)定的取值范圍內(nèi)，以便接收端的MAC控制器進行正確采樣。
第三種兩個MAC控制器中至少有一個包括時鐘信號延遲模塊，將該MAC控制器的內(nèi)部時鐘TXC信號延遲Tdelay1時間，并且將其接收的時鐘信號RXC延遲Tdelay2時間后再用于采樣。結(jié)合前兩種方式不難理解，只要延遲時間Tdelay1和Tdelay2滿足數(shù)據(jù)信號的建立保持時間要求，對端的MAC控制器可以不啟動或者不具有時鐘信號延遲功能，同樣可以進行相互通信。
對圖3所示的連接結(jié)構(gòu)，在通過時鐘信號的延時實現(xiàn)信號時序的匹配后，MAC控制器31和32只要按照現(xiàn)有技術(shù)中的工作方式進行數(shù)據(jù)、控制和時鐘信號的發(fā)送和接收，就可以實現(xiàn)兩個處理器間的通信。
本發(fā)明所述處理器間的通信裝置實施例二的結(jié)構(gòu)如圖6所示，MAC控制器31和MAC控制器32通過RGMII接口連接，各個引腳的具體連接方式與實施例一相同。
實施例二與實施例一的不同之處是實施例二中的MAC控制器31和32不啟動或者不具有時鐘信號延遲模塊。為了使接收端的時鐘信號與數(shù)據(jù)信號的時序相匹配，將MAC控制器31和32的時鐘信號發(fā)送端TXC與對方時鐘信號接收端RXC之間的連接線延長。通常情況下兩個MAC控制器間同一傳輸方向的其他信號的連接線長度基本相同，其他信號的傳輸時間也基本相同，兩條時鐘信號連接線的延長會造成時鐘信號傳輸時間的增加，延長的長度只要使得時鐘信號的延遲時間滿足數(shù)據(jù)信號建立保持時間的要求即可。
實施例二中任意一個MAC控制器的發(fā)送和接收時序如圖7所示，在發(fā)送端，時鐘信號TXC的上升、下降沿與TXD
、TX_CTL信號的建立時刻基本一致；在接收端，由于時鐘信號到達接收端前比相同傳輸方向的其他信號在延長的連接線中多傳輸了Tdelay時間，所接收的時鐘信號RXC的上升、下降沿均對應(yīng)于已經(jīng)建立TsetupR時間的RXD
、RX_CTL信號。這樣，發(fā)送端和接收端均無需對時鐘信號進行延遲處理，也能夠進行正確的采樣。
本發(fā)明所述處理器間的通信裝置實施例三的結(jié)構(gòu)如圖8所示，MAC控制器81和MAC控制器82通過RTBI接口連接，具體為MAC控制器81的數(shù)據(jù)信號發(fā)送端TXD
、數(shù)據(jù)信號發(fā)送端TXD4和時鐘信號發(fā)送端TXC分別與MAC控制器82的數(shù)據(jù)信號接收端RXD
、數(shù)據(jù)信號接收端RXD4和時鐘信號接收端RXC相連接；MAC控制器81的RXD
、RXD4和RXC分別與MAC控制器82的TXD
、TXD4和TXC相連接。
與RGMII接口規(guī)范類似，RTBI引腳數(shù)量同樣是12針，但RTBI的數(shù)據(jù)位寬為10位。RTBI與RGMII接口的主要區(qū)別在于RTBI包括8B/10B(位)的編解碼功能。RTBI與RGMII接口只有兩個引腳的差別，RTBI將RGMII的TX_CTL和RX_CTL用作數(shù)據(jù)信號TXD4和RXD4。
與RGMII接口規(guī)范相同，RTBI接口也對數(shù)據(jù)信號有建立保持時間的要求，除不包括控制信號TX_CTL和RX_CTL外，其信號的時序也與RGMII基本一致。因此，實施例一和實施例二中的四種延遲時鐘信號來匹配各個信號間時序關(guān)系的方法均適用于實施例三，此處不再重復。
本發(fā)明所述處理器間的通信裝置實施例四的結(jié)構(gòu)如圖9所示，MAC控制器91和MAC控制器92通過GMII接口連接，具體為MAC控制器91的數(shù)據(jù)信號發(fā)送端TXD
、發(fā)送錯誤指示TX_ER、發(fā)送使能TX_EN和時鐘信號發(fā)送端GTX_CLK分別與MAC控制器92的數(shù)據(jù)信號接收端RXD
、接收錯誤指示RX_ER、接收數(shù)據(jù)有效RX_DV和時鐘信號接收端RX_CLK相連接；MAC控制器91的RXD
、RX_ER、RX_DV和RX_CLK分別與MAC控制器92的TXD
、TX_ER、TX_EN和GTX_CLK相連接。其中，TX_ER和TX_EN屬于控制信號發(fā)送端，RX_ER和RX_DV屬于控制信號接收端。
GMII接口的MAC控制器的控制信號還包括載波檢測CRS和沖突檢測COL，這兩個信號用于與PHY芯片的連接，對網(wǎng)絡(luò)狀態(tài)進行檢測。由于本發(fā)明中兩個MAC控制器之間沒有PHY芯片，且彼此獨占對方的帶寬，因此不需要進行載體檢測和沖突檢測，將CRS和COL引腳接地即可。
按照GMII接口規(guī)范，發(fā)送時鐘GTX_CLK的時序已經(jīng)滿足接收端對數(shù)據(jù)信號和控制信號的采樣要求，因此實施例四中不需要進行時鐘信號的延時。在按照圖9進行MAC控制器91和92之間的連接后，以現(xiàn)有方式進行發(fā)送和接收即可進行處理器間的通信。
本發(fā)明所述處理器間的通信裝置實施例五的結(jié)構(gòu)如圖10所示，MAC控制器101和MAC控制器102通過TBI接口連接，具體為MAC控制器101的數(shù)據(jù)信號發(fā)送端TXD
、時鐘信號發(fā)送端TBC分別與MAC控制器102的數(shù)據(jù)信號接收端RXD
、時鐘信號接收端RBC0相連接；MAC控制器101的RXD
、RBC0分別與MAC控制器102的TXD
、TBC相連接。
TBI接口比GMII接口增加了8B/10B編解碼功能，其位寬為10位。與GMII接口類似，TBI接口的MAC控制器的控制信號包括載波檢測CRS和沖突檢測COL，這兩個信號用于與PHY芯片的連接，實施例五中也不需要進行載體檢測和沖突檢測，只要將CRS和COL引腳接地即可。另外，TBI接口的MAC控制器通常包括可選時鐘接收端RBC1，在實施例五中時鐘信號接收端只能使用RBC0，對RBC1可以按照所采用芯片的要求將其懸空或者接地。
與GMII接口相同，TBI接口的發(fā)送時鐘TBC的時序已經(jīng)滿足接收端對數(shù)據(jù)信號的采樣要求，因此實施例五中不需要進行時鐘信號的延時。在按照圖10進行MAC控制器101和102之間的連接后，以現(xiàn)有方式進行發(fā)送和接收即可進行處理器間的通信。
本發(fā)明所述處理器間的通信裝置實施例六的結(jié)構(gòu)如圖11所示，MAC控制器111和MAC控制器112通過SGMII接口連接，具體為MAC控制器111的數(shù)據(jù)信號差分發(fā)送端TXD+、TXD-分別與MAC控制器112的數(shù)據(jù)信號差分接收端RXD+、RXD-相連接；MAC控制器111的RXD+、RXD-分別與MAC控制器112的TXD+、TXD-相連接。
SGMII接口只有數(shù)據(jù)信號發(fā)送端、接收端和一個可選的接收時鐘，所有數(shù)據(jù)和時鐘采用差分信號。由于接收端的MAC控制器可以從RXD+、RXD-信號中提取時鐘，因此通常不使用接收時鐘，而只使用數(shù)據(jù)信號的發(fā)送端和接收端就可實現(xiàn)處理器間的通信。
在上述六個實施例中，對采用不同芯片的MAC控制器，其媒介無關(guān)接口的電平可能不同。在這種情況下，需要在兩個MAC控制器間增加電平轉(zhuǎn)換單元，每個MAC控制器的發(fā)送信號，包括數(shù)據(jù)信號、控制信號和/或時鐘信號，經(jīng)過電平轉(zhuǎn)換單元將該MAC控制器的發(fā)送端電平轉(zhuǎn)換為對方MAC控制器的接收端電平后，輸出至對方MAC控制器的接收端。
電平轉(zhuǎn)換單元可以采用以下方式實現(xiàn)其一，用CPLD(ComplexProgrammable Logical Device，可編程邏輯器件)實現(xiàn)，利用CPLD不同Block(塊)可配置不同電壓的特性來轉(zhuǎn)換電平，或者將CPLD的輸出特性設(shè)置為OC(Open Collector，集電極開路)或OD(Open Drain，漏極開路)特性；其二，在每根信號連接線上使用三極管或者MOS(Metal Oxide Semiconductor，金屬氧化物半導體)管進行電平轉(zhuǎn)換；其三，使用能夠容忍發(fā)送端電平和接收端電平差異的芯片進行驅(qū)動；其四，利用OC或OD輸出的邏輯門進行電平轉(zhuǎn)換。此外，還可以采用專門的電平轉(zhuǎn)換芯片。
對發(fā)送端信號，合適的源端阻抗有利于抑制信號的二次干擾。有的MAC控制器在內(nèi)部集成有源端串阻，可以將其源端阻抗調(diào)節(jié)到合適的值。對沒有集成源端串阻的MAC控制器，可以在其信號發(fā)送端，包括數(shù)據(jù)信號、控制信號和/或時鐘信號發(fā)送端增加源端阻抗單元，將其發(fā)送端的源端阻抗匹配到合適的值，以取得更好的信號傳輸效果。
需要說明的是，上述六個實施例中，兩個MAC控制器可以位于同一塊單板上，也可以位于不同的單板上。當兩個MAC控制器在不同的單板上時，其間的連接線需要通過所在單板上的連接器。
對應(yīng)用本發(fā)明的兩個具有媒介無關(guān)接口的MAC控制器，不失一般性，設(shè)第一MAC控制器與第一處理器連接，第二MAC控制器與第二處理器連接，則第一與第二處理器可以通過以下方法實現(xiàn)與對方的通信對第一處理器發(fā)送給第二處理器的數(shù)據(jù)，由第一MAC控制器從其數(shù)據(jù)信號發(fā)送端向第二MAC控制器的數(shù)據(jù)信號接收端發(fā)送；對第二處理器發(fā)送給第一處理器的數(shù)據(jù)，由第一MAC控制器從其數(shù)據(jù)信號接收端接收，所接收的數(shù)據(jù)來自第二MAC控制器的數(shù)據(jù)信號發(fā)送端。具有SGMII接口的MAC控制器可以采用數(shù)據(jù)信號交互的方法實現(xiàn)處理器間的通信。
對除SGMII之外的媒介無關(guān)接口，第一與第二MAC控制器之間在發(fā)送和接收數(shù)據(jù)的同時還需要交互發(fā)送時鐘和接收時鐘。換言之，第一MAC控制器還從其時鐘信號發(fā)送端向第二MAC控制器的時鐘信號接收端發(fā)送時鐘信號，并且還從其時鐘信號接收端接收來自第二MAC控制器時鐘信號發(fā)送端的時鐘信號。具有TBI接口的MAC控制器可以采用數(shù)據(jù)信號和時鐘信號交互的方法實現(xiàn)處理器間的通信。
對具有RTBI接口的MAC控制器，除進行數(shù)據(jù)信號和時鐘信號的交互外，還需要對時鐘信號進行延時以匹配該接口規(guī)范定義的信號時序。對第一MAC控制器，可以采用以下四種方法來延遲時鐘信號將發(fā)送時鐘信號進行延時，此時需要第二MAC控制器也將其發(fā)送時鐘信號進行延時；將接收時鐘信號進行延時，此時需要第二MAC控制器也將其接收時鐘信號進行延時；將發(fā)送和接收時鐘信號都進行延時；不對發(fā)送和接收時鐘信號進行延時，此時需要第二MAC控制器將其發(fā)送和叫接收時鐘信號都進行延時。上述所有的延時時間應(yīng)使得數(shù)據(jù)信號的建立保持時間符合接口規(guī)范的規(guī)定。
對具有RGMII或GMII接口的第一和第二MAC控制器，實現(xiàn)處理器間的通信除需要數(shù)據(jù)信號和控制信號的交互外，還需要增加發(fā)送控制信號和接收控制信號的交互。對第一處理器發(fā)送給第二處理器的控制信息，由第一MAC控制器從其控制信號發(fā)送端向第二MAC控制器的控制信號接收端發(fā)送；對第二處理器發(fā)送給第一處理器的控制信息，由第一MAC控制器從其控制信號接收端接收，所接收的控制信息來自第二MAC控制器的控制信號發(fā)送端。
RGMII接口也需要對時鐘信號進行延時以匹配該接口規(guī)范定義的信號時序，延遲時鐘信號可以采用的方法與RTBI接口相同。
另外，各種接口的數(shù)據(jù)信號、控制信號和時鐘信號因接口標準的不同而有所不同，具體可參見前述通信裝置的六個實施例，此處不再重復。
通過研究媒介無關(guān)接口信號的收發(fā)時序特點、電氣特性等，本發(fā)明中將現(xiàn)有技術(shù)兩個MAC控制器間通過PHY芯片互連的方案進行了簡化，實現(xiàn)了兩個MAC控制器之間通過媒介無關(guān)接口的直接互連，在OSI(Open SystemInterconnection，開放系統(tǒng)互連)七層網(wǎng)絡(luò)結(jié)構(gòu)中省去了物理層的連接，節(jié)省了兩個PHY芯片，同時為兩個處理器之間的高速通信提供了一種成本非常低廉的解決方案，也增加了電路的可靠性。
以上所述的本發(fā)明實施方式，并不構(gòu)成對本發(fā)明保護范圍的限定。任何在本發(fā)明的精神和原則之內(nèi)所作的修改、等同替換和改進等，均應(yīng)包含在本發(fā)明的權(quán)利要求保護范圍之內(nèi)。
權(quán)利要求
1.一種網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于包括與第一處理器連接的第一媒介接入控制MAC控制器和與第二處理器連接的第二MAC控制器，第一和第二MAC控制器具有相同的媒介無關(guān)接口；第一MAC控制器與第二MAC控制器的數(shù)據(jù)信號發(fā)送端分別連接對方的數(shù)據(jù)信號接收端。
2.如權(quán)利要求1所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述第一MAC控制器與第二MAC控制器的時鐘信號發(fā)送端分別連接對方的時鐘信號接收端。
3.如權(quán)利要求2所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述第一MAC控制器與第二MAC控制器的控制信號發(fā)送端分別連接對方對應(yīng)的控制信號接收端。
4.如權(quán)利要求3所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述媒介無關(guān)接口為精簡千兆媒介無關(guān)接口RGMII；所述控制信號發(fā)送端包括發(fā)送使能TXEN，對應(yīng)的控制信號接收端為接收數(shù)據(jù)有效RXDV。
5.如權(quán)利要求2所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述媒介無關(guān)接口為精簡10位接口RTBI。
6.如權(quán)利要求4或5所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述第一MAC控制器與第二MAC控制器的時鐘信號發(fā)送端與對方時鐘信號接收端之間的連接線長度超過其他信號連接線，以使時鐘信號到達對端的延遲時間滿足數(shù)據(jù)信號建立保持時間的要求。
7.如權(quán)利要求4或5所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于第一與第二MAC控制器中至少一個具有時鐘信號延遲模塊，用來延遲相互連接的時鐘信號發(fā)送端和接收端中一端的時鐘信號，其延遲時間滿足數(shù)據(jù)信號建立保持時間的要求。
8.如權(quán)利要求3所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述媒介無關(guān)接口為千兆媒介無關(guān)接口GMII；所述控制信號發(fā)送端包括發(fā)送使能TX_EN和發(fā)送錯誤指示TX_ER，對應(yīng)的控制信號接收端分別為接收數(shù)據(jù)有效RX_DV和接收錯誤指示RX_ER。
9.如權(quán)利要求2所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述媒介無關(guān)接口為10位接口TBI；所述時鐘信號發(fā)送端為發(fā)送時鐘TBC，所述時鐘信號接收端為接收時鐘RBC0。
10.如權(quán)利要求1所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述媒介無關(guān)接口為串行千兆媒介無關(guān)接口SGMII；所述數(shù)據(jù)信號發(fā)送端為數(shù)據(jù)信號差分發(fā)送端TXD+/-，所述數(shù)據(jù)信號接收端為數(shù)據(jù)信號接收端RXD+/-。
11.如權(quán)利要求1至3任意一項所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述通信裝置還包括連接在第一與第二MAC控制器之間的電平轉(zhuǎn)換單元，用來將第一與第二MAC控制器的發(fā)送端電平轉(zhuǎn)換為對方的接收端電平。
12.如權(quán)利要求1至3任意一項所述網(wǎng)路設(shè)備中處理器間的通信裝置，其特征在于所述通信裝置還包括連接在第一或者第二MAC控制器之間的源端阻抗單元，用來匹配第一或者第二MAC控制器的發(fā)送端源端阻抗。
13.如權(quán)利要求1至3任意一項所述網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，其特征在于所述第一MAC控制器與第二MAC控制器位于不同的單板上，其間的連接經(jīng)過所述兩個MAC控制器所在單板的連接器。
14.如權(quán)利要求1至3任意一項所述網(wǎng)絡(luò)設(shè)備處理器間的通信裝置，其特征在于所述第一處理器與第一MAC控制器、和/或第二處理器與第二MAC控制器集成為一個處理器芯片。
15.一種網(wǎng)絡(luò)設(shè)備中處理器間的通信方法，其特征在于，與第一處理器連接的第一MAC控制器和與第二處理器連接的第二MAC控制器具有相同的媒介無關(guān)接口，所述方法包括第一MAC控制器從其數(shù)據(jù)信號發(fā)送端向第二MAC控制器的數(shù)據(jù)信號接收端發(fā)送通信數(shù)據(jù)；第一MAC控制器從其數(shù)據(jù)信號接收端接收來自第二MAC控制器數(shù)據(jù)信號發(fā)送端的通信數(shù)據(jù)。
16.如權(quán)利要求15所述網(wǎng)絡(luò)設(shè)備中的通信方法，其特征在于，所述方法還包括第一MAC控制器從時鐘信號發(fā)送端向第二MAC控制器的時鐘信號接收端發(fā)送時鐘信號；第一MAC控制器從時鐘信號接收端接收來自第二MAC控制器時鐘信號發(fā)送端的時鐘信號。
17.如權(quán)利要求16所述網(wǎng)絡(luò)設(shè)備中的通信方法，其特征在于，所述方法還包括第一MAC控制器從控制信號發(fā)送端向第二MAC控制器對應(yīng)的控制信號接收端發(fā)送控制信號；第一MAC控制器從控制信號接收端接收來自第二MAC控制器控制信號接收端的控制信號。
18.如權(quán)利要求16或17所述網(wǎng)絡(luò)設(shè)備中的通信方法，其特征在于，所述方法還包括將第一MAC控制器發(fā)送和/或接收的時鐘信號進行延時，延遲時間符合數(shù)據(jù)信號建立保持時間的要求。
19.如權(quán)利要求16或17所述網(wǎng)絡(luò)設(shè)備中的通信方法，其特征在于，所述方法還包括延長第一MAC控制器的時鐘信號發(fā)送端和時鐘信號接收端與第二MAC控制器的連接線長度，使得時鐘信號的延遲時間滿足數(shù)據(jù)信號建立保持時間的要求。
全文摘要
本發(fā)明公開了一種網(wǎng)絡(luò)設(shè)備中處理器間的通信裝置，包括與第一處理器連接的第一MAC控制器和與第二處理器連接的第二MAC控制器，第一和第二MAC控制器具有相同的媒介無關(guān)接口；第一MAC控制器與第二MAC控制器的數(shù)據(jù)信號發(fā)送端分別連接對方的數(shù)據(jù)信號接收端。本發(fā)明實現(xiàn)了兩個MAC控制器之間通過媒介無關(guān)接口的直接互連，在OSI七層網(wǎng)絡(luò)結(jié)構(gòu)中省去了物理層的連接，節(jié)省了兩個PHY芯片，同時為兩個處理器之間的高速通信提供了一種成本非常低廉的解決方案，也增加了電路的可靠性。
文檔編號H04L12/00GK1988459SQ20061015641
公開日2007年6月27日 申請日期2006年12月29日 優(yōu)先權(quán)日2006年12月29日
發(fā)明者王心遠, 栗晉升 申請人:杭州華為三康技術(shù)有限公司