專利名稱：一種高速模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)?；旌霞呻娐吩O(shè)計(jì)領(lǐng)域，模數(shù)轉(zhuǎn)換器廣泛應(yīng)用于數(shù)?；旌想娐泛?SoC系統(tǒng)中，特別涉及一種高速模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
模數(shù)轉(zhuǎn)換是將模擬輸入信號轉(zhuǎn)換為N位二進(jìn)制數(shù)字輸出信號的技術(shù)。采用數(shù)字信號處理能夠方便地實(shí)現(xiàn)各種先進(jìn)的自適應(yīng)算法，完成模擬電路無法實(shí)現(xiàn)的功能，因此，越來越多的模擬信號處理正在被數(shù)字技術(shù)所取代。與之相應(yīng)的是，作為模擬系統(tǒng)和數(shù)字系統(tǒng)之間橋梁的模數(shù)轉(zhuǎn)換的應(yīng)用日趨廣泛。常見的模數(shù)轉(zhuǎn)換器結(jié)構(gòu)主要有積分式、逐次逼近式、flash結(jié)構(gòu)、pipeline結(jié)構(gòu)、 循環(huán)結(jié)構(gòu)模數(shù)轉(zhuǎn)換器，其中循環(huán)結(jié)構(gòu)模數(shù)轉(zhuǎn)換器在速度、功耗和面積等折中性能方面具有優(yōu)勢，應(yīng)用非常廣泛。發(fā)明人在實(shí)現(xiàn)本發(fā)明的過程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在以下缺點(diǎn)和不足為了進(jìn)一步提高循環(huán)模數(shù)轉(zhuǎn)換器的速度，需增加電路設(shè)計(jì)難度，同時增大模數(shù)轉(zhuǎn)換器的面積。

發(fā)明內(nèi)容
為了在不顯著增加硬件面積和設(shè)計(jì)難度的基礎(chǔ)上，進(jìn)一步提高循環(huán)模數(shù)轉(zhuǎn)換器的速度，本發(fā)明提供了一種高速模數(shù)轉(zhuǎn)換器，詳見下文描述—種高速模數(shù)轉(zhuǎn)換器，所述高速模數(shù)轉(zhuǎn)換器包括采樣和保持電路、2n倍乘法器、 2n-l個比較器、碼制轉(zhuǎn)換電路、η個邏輯開關(guān)和反饋電路，其中，η的取值為大于等于1的正整數(shù)，輸入信號和所述采樣和保持電路的輸入端相連，輸出采樣和保持信號；所述采樣和保持信號和所述2η倍乘法器的輸入端相連，輸出2η倍采樣和保持信號，所述2η倍采樣和保持信號分別和所述2η_1個比較器相連，同時所述2"倍采樣和保持信號作為所述反饋電路的正輸入端；第一比較器的參考電平值為gvref，其中Vref為量化區(qū)間的中間電平值，第
2n-l個比較器的參考電平值為^rVref ；將所述2n_l個比較器的輸出信號經(jīng)所述碼制轉(zhuǎn)換
電路轉(zhuǎn)換為BCD碼，輸出b [n-1 0]，通過所述b [n-1 0]控制所述η個邏輯開關(guān)；將所述η 個邏輯開關(guān)相連的電平值作為所述反饋電路的負(fù)輸入端，反饋信號為ZnDjlriVreflv1-" -2°Vrefb0O本發(fā)明提供的技術(shù)方案的有益效果是本發(fā)明提供了一種高速模數(shù)轉(zhuǎn)換器，本發(fā)明基于傳統(tǒng)循環(huán)模數(shù)轉(zhuǎn)換器ADC結(jié)構(gòu)， 內(nèi)置高速flash ADC及簡單邏輯電路可提高模數(shù)轉(zhuǎn)換速度；通過調(diào)節(jié)內(nèi)置flash ADC位數(shù)、 乘法器倍數(shù)及反饋信號可靈活實(shí)現(xiàn)轉(zhuǎn)換速度的調(diào)整；與傳統(tǒng)循環(huán)模數(shù)轉(zhuǎn)換器ADC電路面積相比沒有明顯增加，可實(shí)現(xiàn)速度和面積的優(yōu)化設(shè)計(jì)。


圖1為現(xiàn)有技術(shù)提供的傳統(tǒng)循環(huán)模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖2為本發(fā)明提供的內(nèi)嵌2bit的高速模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖3為本發(fā)明提供的內(nèi)嵌多bit的高速模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖。附圖中所列部件列表如下所示Vin 輸入信號；S/H 采樣和保持電路；Multiplier :乘法電路； Comparator :比較器；Vref:參考電平；BCD 碼制轉(zhuǎn)換電路；logic 邏輯分析電路。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對本發(fā)明實(shí)施方式作進(jìn)一步地詳細(xì)描述。為了在不顯著增加硬件面積和設(shè)計(jì)難度的基礎(chǔ)上，進(jìn)一步提高循環(huán)模數(shù)轉(zhuǎn)換器的速度，本發(fā)明實(shí)施例提供了一種高速模數(shù)轉(zhuǎn)換器，詳見下文描述參見圖1，傳統(tǒng)循環(huán)模數(shù)轉(zhuǎn)換器輸入信號Vin經(jīng)采樣和保持電路S/H后，進(jìn)入乘2電路Multiplier，其輸出進(jìn)入比較器Comparator與參考電平Vref比較，比較器 Comparator的輸出信號作為輸出結(jié)果，且與反饋信號有關(guān)，即若輸出為“1”，則將2D_Vref 反饋乘2電路Multiplier輸入端，若輸出為“0”，將2D反饋乘2電路Multiplier輸入端。 經(jīng)過一次的乘法運(yùn)算和比較，產(chǎn)生1位的數(shù)據(jù)轉(zhuǎn)換，要完成η位的數(shù)據(jù)轉(zhuǎn)換需要經(jīng)過η個時鐘周期。為了在不顯著增加模數(shù)轉(zhuǎn)換器ADC面積的前提下，進(jìn)一步提高模數(shù)轉(zhuǎn)換器ADC的速度，本發(fā)明實(shí)施例在現(xiàn)有循環(huán)模數(shù)轉(zhuǎn)換器的基礎(chǔ)上，通過內(nèi)嵌fIashADC，有效提高了模數(shù)轉(zhuǎn)換器ADC的轉(zhuǎn)換速度。一種高速模數(shù)轉(zhuǎn)換器，參見圖2和圖3，包括采樣和保持電路3/!1、211倍乘法器 Multiplier,2n-l個比較器Comparator、碼制轉(zhuǎn)換電路BCD、η個邏輯開關(guān)和反饋電路，其中，η的取值為大于等于1的正整數(shù)，輸入信號Vin和采樣和保持電路S/H的輸入端相連，輸出采樣和保持信號D ；采樣和保持信號D和2η倍乘法器Multiplier的輸入端相連，輸出2n倍采樣和保持信號2 ，2n 倍采樣和保持信號2 分別和2n-l個比較器Comparator相連，同時2n倍采樣和保持信號 2nD作為反饋電路的正輸入端；第一比較器Comparator的參考電平值為Vref，其中Vref為量化區(qū)間的
中間電平值，第2n-l個比較器Comparator的參考電平值為^rVref ；將2n_l個比較器
Comparator的輸出信號經(jīng)碼制轉(zhuǎn)換電路B⑶轉(zhuǎn)換為B⑶碼，輸出b [n-1 0]，通過b [n-1 0] 控制η個邏輯開關(guān)；將η個邏輯開關(guān)相連的電平值作為反饋電路的負(fù)輸入端，反饋信號為 2nD-2n_1Vrefbn_1-----2°Vrefb0O
實(shí)施例1下面以內(nèi)嵌2bit flash ADC為例，分析其工作原理，詳見下文描述一種高速模數(shù)轉(zhuǎn)換器，參見圖2，包括采樣和保持電路S/H、22倍乘法器 Multiplier、第一比較器 Comparator、第二比較器 Comparator、第三比較器 Comparator、碼制轉(zhuǎn)換電路BCD、第一邏輯開關(guān)、第二邏輯開關(guān)和反饋電路，輸入信號Vin和采樣和保持電路S/H的輸入端相連，輸出采樣和保持信號D ；采樣和保持信號D和22倍乘法器Multiplier輸入端相連，輸出22倍采樣和保持信號22D， 22倍采樣和保持信號2 分別和第一比較器Comparator、第二比較器Comparator和第三比較器Comparator相連，同時22倍采樣和保持信號2 作為反饋電路的正輸入端；第
一比較器Comparator的參考電平值為^Vref，第二比較器Comparator的參考電平值為 Vref,第三比較器Comparator的參考電平值為-Vref ；當(dāng)22倍采樣和保持信號2 大于 |vref 時(2^ |vref)，第一比較器 Comparator 輸出 1、第二比較器 Comparator 輸出 1、第三比較器Comparator輸出1 ；當(dāng)22倍采樣和保持信號2 小于*Vref且大于Vref時 (Vref < 22D<|vref )，第一比較器 Comparator 輸出 0、第二比較器 Comparator 輸出 1、 第三比較器Comparator輸出1 ；當(dāng)22倍采樣和保持信號2 小于Vref且大于-Vref時 (iVref <22D< Vref )，第一比較器 Comparator 輸出 0、第二比較器 Comparator 輸出 0、第
三比較器Comparator輸出1 ；當(dāng)22倍采樣和保持信號2 小于^Vref時(2七<1乂1^ )，
第一比較器Comparator輸出0、第二比較器Comparator輸出0、第三比較器Comparator輸出0 ；第一比較器Comparator、第二比較器Comparator和第三比較器Comparator的輸出信號經(jīng)碼制轉(zhuǎn)換電路B⑶轉(zhuǎn)換為B⑶碼，將輸出信號b[l:0]轉(zhuǎn)換為Id1 Iv通過Id1 Idci來控制邏輯開關(guān)；反饋信號為ZDjVrefb1-Vrefbtl,即將輸出信號111轉(zhuǎn)換為Id1等于1、b0等于 1 ；將輸出信號oil轉(zhuǎn)換為bi等于Lbtl等于0 ；將輸出信號001轉(zhuǎn)換為bi等于(Kbtl等于1 ； 將輸出信號000轉(zhuǎn)換為bi等于0、b0等于0 ；通過bi和1^(11、10、01和00)來控制邏輯開關(guān)；當(dāng)1^和1 等于11時，第一邏輯開關(guān)和第二邏輯開關(guān)閉合，2Vref和Vref作為反饋電路的負(fù)輸入端，反饋信號為J2Dj1VrefjtlVref ；當(dāng)Id1和IDci等于10時，第一邏輯開關(guān)閉合，第二邏輯開關(guān)斷開，2Vref作為反饋電路的負(fù)輸入端，反饋信號為=ZDI1Vref ；當(dāng)Id1和bQ等于01時，第一邏輯開關(guān)斷開，第二邏輯開關(guān)閉合，Vref作為反饋電路的負(fù)輸入端，反饋信號為2%-2°Vref ；當(dāng)!^和、等于00時，第一邏輯開關(guān)斷開，第二邏輯開關(guān)斷開，反饋信號為 2 ；至此完成了 2bit的模數(shù)轉(zhuǎn)換；即經(jīng)一個時鐘周期完成了 2位模數(shù)轉(zhuǎn)換，速度較傳統(tǒng)循環(huán)ADC提高了 1倍。實(shí)施例2參見圖3，以內(nèi)嵌多位flash ADC為例，分析其工作原理，詳見下文描述一種高速模數(shù)轉(zhuǎn)換器，包括采樣和保持電路3/!1、211倍乘法器Multiplier、2n-1個比較器Comparator、碼制轉(zhuǎn)換電路BCD、η個邏輯開關(guān)和反饋電路，其中，η的取值為大于等于1的正整數(shù)，輸入信號Vin和采樣和保持電路S/H的輸入端相連，輸出采樣和保持信號D ；采樣和保持信號D和2"倍乘法器Multiplier輸入端相連，輸出2n倍采樣和保持信號2 ，2"倍采樣和保持信號2 分別和2n-l個比較器Comparator相連，同時2n倍采樣和保持信號2
作為反饋電路的正輸入端；第一比較器Comparator的參考電平值為^"Vref，第2n_l個比較器Comparator的參考電平值為^rVref ；當(dāng)2n倍采樣和保持信號2 大于g Vref 時P11DsI^Vref )，2n-l個比較器輸出1 ；當(dāng)2n倍采樣和保持信號2 小于^T Vref時
(2nD<^TVref )，2n-l 個比較器 Comparator 輸出 0 ;2n_l 個比較器 Comparator 的輸出信
號經(jīng)碼制轉(zhuǎn)換電路轉(zhuǎn)換為B⑶碼，輸出b [n-1 0]，將輸出信號轉(zhuǎn)換為Iv1 bn_2. . . b0,通過Iv1 bn_2. . . bQ來控制η個邏輯開關(guān)；反饋信號為2^-2^41^1^-...-2%!^ ,至此完成了多bit 的模數(shù)轉(zhuǎn)換。綜上所述，本發(fā)明實(shí)施例提供了一種高速模數(shù)轉(zhuǎn)換器，本發(fā)明實(shí)施例基于傳統(tǒng)循環(huán)模數(shù)轉(zhuǎn)換器ADC結(jié)構(gòu)，內(nèi)置高速flash ADC及簡單邏輯電路可提高模數(shù)轉(zhuǎn)換速度；通過調(diào)節(jié)內(nèi)置flash ADC位數(shù)、乘法器倍數(shù)及反饋信號可靈活實(shí)現(xiàn)轉(zhuǎn)換速度的調(diào)整；與傳統(tǒng)循環(huán)模數(shù)轉(zhuǎn)換器ADC電路面積相比沒有明顯增加，可實(shí)現(xiàn)速度和面積的優(yōu)化設(shè)計(jì)。本領(lǐng)域技術(shù)人員可以理解附圖只是一個優(yōu)選實(shí)施例的示意圖，上述本發(fā)明實(shí)施例序號僅僅為了描述，不代表實(shí)施例的優(yōu)劣。以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1. 一種高速模數(shù)轉(zhuǎn)換器，其特征在于，所述高速模數(shù)轉(zhuǎn)換器包括采樣和保持電路、2n 倍乘法器、2n_l個比較器、碼制轉(zhuǎn)換電路、η個邏輯開關(guān)和反饋電路，其中，η的取值為大于等于1的正整數(shù)，輸入信號和所述采樣和保持電路的輸入端相連，輸出采樣和保持信號；所述采樣和保持信號和所述2η倍乘法器的輸入端相連，輸出2η倍采樣和保持信號，所述2η倍采樣和保持信號分別和所述2η-1個比較器相連，同時所述2η倍采樣和保持信號作為所述反饋電路的正輸入端；第一比較器的參考電平值為^"Vref，其中Vref為量化區(qū)間的中間電平值，第2η-1個比較器的參考電平值為^rVref ；將所述2η-1個比較器的輸出信號經(jīng)所述碼制轉(zhuǎn)換電路轉(zhuǎn)換為BCD碼，輸出b [n-1 0]，通過所述b [n-1 0]控制所述η個邏輯開關(guān)；將所述η個邏輯開關(guān)相連的電平值作為所述反饋電路的負(fù)輸入端，反饋信號為
全文摘要
本發(fā)明公開了一種高速模數(shù)轉(zhuǎn)換器，涉及數(shù)?；旌霞呻娐吩O(shè)計(jì)領(lǐng)域，輸入信號和采樣和保持電路的輸入端相連，輸出采樣和保持信號；采樣和保持信號和2n倍乘法器的輸入端相連，輸出2n倍采樣和保持信號，2n倍采樣和保持信號分別和2n-1個比較器相連，同時2n倍采樣和保持信號作為反饋電路的正輸入端；第一比較器的參考電平值為第2n-1個比較器的參考電平值為將2n-1個比較器的輸出信號經(jīng)碼制轉(zhuǎn)換電路轉(zhuǎn)換為BCD碼，輸出b[n-1:0]，通過b[n-1:0]控制n個邏輯開關(guān)；將n個邏輯開關(guān)相連的電平值作為反饋電路的負(fù)輸入端，反饋信號為2nD-2n-1Vrefbn-1-…-20Vrefb0。
文檔編號H03M1/12GK102195651SQ20111014301
公開日2011年9月21日 申請日期2011年5月30日 優(yōu)先權(quán)日2011年5月30日
發(fā)明者史再峰, 徐江濤, 羅韜, 高靜 申請人:天津大學(xué)