專利名稱：流水線模數(shù)轉(zhuǎn)換器以及乘法數(shù)模轉(zhuǎn)換器的制作方法
技術領域：
本發(fā)明有關于模數(shù)轉(zhuǎn)換器(analog-to-digital converter，ADC)，更具體地，有關 于具有可編程(programmable)增益功能的流水線(pipeline)ADC。
背景技術：
流水線ADC是一種廣泛應用的模數(shù)轉(zhuǎn)換器。以12位的流水線ADC為例，12位的 流水線ADC包括采樣保持放大器(sample-and-hold amplifier, SHA)和五個流水線級，其 中采樣保持放大器對模擬輸入信號進行采樣，每個流水線級產(chǎn)生相應于模擬輸入信號幅度 的數(shù)字位。通常的，12位的ADC包括與所述流水線級串行連接的一個八階閃爍型(flash) ADC。五個流水線級以及該八階閃爍型ADC分別將其輸出信號傳送至誤差校正邏輯電路，誤 差校正邏輯電路將輸出信號以移位方式(shifting manner)組合，并據(jù)此產(chǎn)生12位的數(shù)字 輸出信號。流水線ADC的每個級包括子ADC和乘法數(shù)模轉(zhuǎn)換器 (multiplyingdigital-to-analog converter, MDAC)。子 ADC 將模擬輸入信號量化為 4 比 特(位)的輸出信號，并將該4比特的輸出信號傳送至MDAC的子DAC。所述模擬輸入信號 與子DAC的輸出信號相減，可獲得差值。將該差值乘4即獲得余數(shù)，且該余數(shù)傳送至下一個 流水線級。為在流水線ADC中增加可編程增益功能，其中一種方法就是設計具有可編程增益 功能的采樣保持放大器。否則，可在采樣保持放大器前面增加附加的可編程增益放大級。在一些情況下，例如低速流水線ADC設計中，有可能不需要采樣保持放大器。此 時，包括具有可編程增益功能的采樣保持放大器的流水線ADC架構則難以實現(xiàn)。并且，期望 于在移除可編程增益放大級時而仍然可提供可編程增益功能。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種流水線模數(shù)轉(zhuǎn)換器以及乘法數(shù)模轉(zhuǎn)換器。根據(jù)本發(fā)明之一實施例，提供一種流水線模數(shù)轉(zhuǎn)換器，包括多個流水線級和誤差 校正邏輯電路，其中第一流水線級包括子模數(shù)轉(zhuǎn)換器，接收輸入信號，選擇向所述輸入信 號提供第一增益或者第二增益，以產(chǎn)生已放大輸入信號，并將所述已放大輸入信號量化為 比特；以及乘法數(shù)模轉(zhuǎn)換器，接收所述輸入信號以及所述子模數(shù)轉(zhuǎn)換器產(chǎn)生的所述比特，對 所述輸入信號根據(jù)已選擇增益進行放大，產(chǎn)生另一已放大輸入信號，并轉(zhuǎn)換所述比特為模 擬結果，將所述另一已放大輸入信號減去所述模擬結果以產(chǎn)生差值，放大所述差值以產(chǎn)生 余數(shù)，其中，每個其它的流水線級包括子模數(shù)轉(zhuǎn)換器，從之前的流水線級接收所述余數(shù)并 將所述余數(shù)量化為比特；以及乘法數(shù)模轉(zhuǎn)換器，從所述之前的流水線級接收所述余數(shù)作為 輸入信號，并從所述子模數(shù)轉(zhuǎn)換器接收所述比特，轉(zhuǎn)換所述位為模擬結果，將所述輸入信號 減去所述模擬結果以產(chǎn)生差值，放大所述差值，生成新余數(shù)，以及誤差校正邏輯電路，用于 從所述多個流水線級接收所述位，并將所述比特組合為數(shù)字輸出信號。
根據(jù)本發(fā)明之一實施例，提供一種乘法數(shù)模轉(zhuǎn)換器，包括運算放大器，具有第一 輸入端、第二輸入端和輸出端；相位切換裝置，連接至所述運算放大器的所述第一輸入端， 用于將所述乘法數(shù)模轉(zhuǎn)換器在采樣相位和放大相位間切換；以及多個乘法數(shù)模轉(zhuǎn)換器裝 置，連接至所述運算放大器的所述第一輸入端，其中每個乘法數(shù)模轉(zhuǎn)換器裝置接收輸入信 號，并且在所述采樣相位中，每個乘法數(shù)模轉(zhuǎn)換器裝置具有第一電容值，以便為所述輸入信 號提供第一增益，或者具有第二電容值，以便為所述輸入信號提供第二增益。本發(fā)明所提供的流水線模數(shù)轉(zhuǎn)換器以及乘法數(shù)模轉(zhuǎn)換器，在不需要采樣保持放大 器和移除附加的可編程增益放大級時，仍可具有可編程增益功能。


圖1為根據(jù)本發(fā)明實施例12位流水線ADC 50的方塊示意圖。圖2為第一流水線級53的功能架構示意圖。圖3為實現(xiàn)12位流水線ADC中第一流水線級之MDAC的開關電容電路的示意圖。圖4A和圖4B為增益為1時在采樣相位和放大相位中用于實現(xiàn)MDAC的開關電容 電路的圖示。圖5A和圖5B為增益為4時在采樣相位和放大相位中用于實現(xiàn)MDAC的開關電容 電路的圖示。圖6為用于實現(xiàn)12位流水線ADC中第一流水線級之子ADC的開關電容電路的電 路示意圖。
具體實施例方式圖1為根據(jù)本發(fā)明實施例12位流水線ADC 50的方塊示意圖。12位流水線ADC 50包括采樣保持放大器(sample-and-hold amplifier, SHA) 52和五個流水線級53-57，其 中采樣保持放大器52對模擬輸入信號Vin進行采樣，每個流水線級產(chǎn)生相應于模擬輸入信 號Vin幅度的數(shù)字位。八階閃爍型ADC 71與流水線級串行連接。五個流水線級53-57以 及八階閃爍型ADC 71分別將其輸出信號dol-do6傳送至誤差校正邏輯電路85，誤差校正邏 輯電路85將輸出信號dol-do6以移位方式(shifting manner)連接，并據(jù)此產(chǎn)生12位的 數(shù)字輸出信號。請注意，采樣保持放大器52是可選性的。若不使用采樣保持放大器52，則 第一流水線級53直接接收模擬輸入信號。根據(jù)本發(fā)明，將可編程增益功能整合至其中一個流水線級。在本實施例中，第一流 水線級53具有可編程增益功能。例如，第一流水線級53可在兩個增益xl和x4中切換。圖2為第一流水線級53的功能架構示意圖。第一流水線級53包括子ADC500和 MDAC 600。子ADC 500包括可編程增益單元502和子ADC單元504。MDAC 600包括子DAC 單元601、可編程增益單元603、加法器605和增益放大器607。通過可編程增益單元502， 子ADC 500將輸入信號Vin (此處即采樣保持放大器52的輸出信號)以選擇的增益(例如 xl或者x4)放大，并藉由子ADC單元504將已放大輸入信號量化為4位的輸出信號dol。輸 出信號dol傳送至MDAC 600的子DAC單元601以產(chǎn)生模擬結果。通過加法器605，輸入信 號Vin經(jīng)可編程增益單元603放大成為另一已放大輸入信號后，減去來自子DAC單元601 的模擬結果，可獲得差值。增益放大器607將所述差值放大4倍即獲得余數(shù)，且該余數(shù)傳送至下一個流水線級(即第二流水線級54，因此對于第二流水線級54，第一流水線級53可以 被稱為之前的流水線級)。其他流水線級結構和第一流水線級53類似，且分別產(chǎn)生相應的 新余數(shù)，并傳送至下一個流水線級。圖3為實現(xiàn)12位流水線ADC 50中第一流水線級53中MDAC 600的開關電容 (switched-capacitor)電路的示意圖。如上所述，MDAC 600包括例如子DAC單元、可編程 增益單元、加法器和增益放大器的元件。圖3的開關電容電路可產(chǎn)生與上述組合元件相等 效的功能。實現(xiàn)MDAC 600的開關電容電路包括相位切換裝置60和運算放大器70，相位切換 裝置60用于在第一時鐘相位和第二時鐘相位間切換，運算放大器70具有第一輸入端、第二 輸入端以及輸出端。在第一時鐘相位時，MDAC 600執(zhí)行采樣操作，在第二時鐘相位時，MDAC 600執(zhí)行減法和放大的操作。如圖所示，時鐘相位切換裝置60包括一對電容Cphl和Cph2。 電容Cphl和Cph2的第一端與運算放大器70的第一輸入端相連。電容Cphl和Cph2的第二 端分別經(jīng)由切換器Phl和ph2與共享電壓Vcm和運算放大器70的差分輸出端Out-相連。圖3所示的開關電容電路進一步包括八個可編程增益DAC裝置(也稱為乘法數(shù)模 轉(zhuǎn)換器裝置)61-68。如圖所示，各個可編程增益DAC裝置也均連接至運算放大器70的第 一輸入端。每個可編程增益DAC裝置61-68分別具有第一電容(例如電容Cl)和第二電容 (例如電容C2)。電容Cl和電容C2的第一端連接至運算放大器70。電容Cl的第二端經(jīng)由 第一切換器(例如切換器Phl_x4)與模擬輸入信號Vin的差分輸入In+連接，同時經(jīng)由第 二切換器(例如切換器phl_xl和ph2)與共享電壓Vcm連接。電容C2的第二端分別經(jīng)由 切換器phl、ph2_i和ph2_ib (其中i = 1至8)與模擬輸入信號Vin的差分輸入In+、第一 參考電壓Vrefp以及第二參考電壓Vrefn連接。在第一時鐘相位(也稱為采樣相位)時，若可編程增益設定為第一增益(例如增 益為x4)，則切換器phi和phl_x4閉合(closed)，其它切換器打開(opened)，此時電容Cl 處于有效模式，電容Cl與模擬輸入信號Vin的差分輸入In+連接，電容Cl和電容C2共同提 供每個可編程增益DAC裝置的電容值，每個可編程增益DAC裝置具有第一電容值(即電容 Cl和電容C2的電容值之和)。若可編程增益設定為第一增益(例如增益為xl)，則切換器 phi和phl_xl閉合，其它切換器打開，此時電容Cl處于無效模式，電容Cl與共享電壓Vcm連 接，僅電容C2提供每個可編程增益DAC裝置的電容值，每個可編程增益DAC裝置具有第二 電容值(即電容C2的電容值)。具體如下面的圖4A和圖5A所示。在第二時鐘相位(也稱 為放大相位)時，切換器ph2閉合，同時，切換器ph2_i還是切換器ph2_ib閉合取決于模擬 輸入信號Vin被量化為“1”還是“0”，其它切換器打開。共享電壓Vcm= (Vrefp-Vrefn)/2 0 通常，舉例而言，Vrefp可以為0. 8V，Vrefn可以為0. 3V。在本實施例中，電容Cphl、Cph2、Cl、C2的電容值的比例為1 1 3 1。當可 編程增益在xl和x4間切換時，電容Cl與電容C2的電容值比例設定為3 1。舉例而言， 如果電容Cl的電容值為6C，則電容C2的電容值應為2C，此處C為電容值單位。在此例子 中，設定為Cphl = Cph2 = 2C，Cl = 6C，C2 = 2C。更詳細的描述如下。圖4A和圖4B為增益為1時在采樣相位和放大相位中用于實現(xiàn)MDAC 600的開關 電容電路的圖示。在采樣時鐘相位中，通過控制切換器，時鐘相位切換裝置60的兩個電容 Cphl和Cph2均與共享電壓Vcm連接，即未使用電容Cphl和Cph2?？删幊淘鲆鍰AC裝置61-68中每一個的電容Cl與共享電壓Vcm連接，電容C2與模擬輸入信號Vin的差分輸入 In+連接?？芍?，當增益為1時，只使用了可編程增益DAC裝置61-68中每一個的電容C2。 如果Cl = 6C以及C2 = 2C，則每個可編程增益DAC裝置的總電容值為2C。在放大時鐘相 位中，通過控制切換器，時鐘相位切換裝置60的兩個電容Cphl和Cph2均與運算放大器70 的差分輸出端Out-連接?？删幊淘鲆鍰AC裝置61-68中每一個的電容Cl與共享電壓Vcm 連接，電容C2與第一參考電壓Vrefp連接還是與第二參考電壓Vrefn連接取決于模擬輸入 信號Vin的量化情況。圖5A和圖5B為增益為4時在采樣相位和放大相位中用于實現(xiàn)MDAC 600的開關 電容電路的圖示。在采樣相位中，通過控制切換器，時鐘相位切換裝置60的兩個電容Cphl 和Cph2均與共享電壓Vcm連接，即未使用電容Cphl和Cph2。可編程增益DAC裝置61-68 中每一個的電容Cl和電容C2與模擬輸入信號Vin的差分輸入In+連接?？芍?，當增益為 4時，使用了可編程增益DAC裝置61-68中每一個的電容Cl和電容C2。如果Cl = 6C以及 C2 = 2C，則每個可編程增益DAC裝置的總電容為8C。在放大相位中，通過控制切換器，時 鐘相位切換裝置60的兩個電容Cphl和Cph2均與運算放大器70的差分輸出端Out-連接。 可編程增益DAC裝置61-68中每一個的電容Cl與共享電壓Vcm連接，電容C2與第一參考 電壓Vrefp還是第二參考電壓Vrefn連接取決于模擬輸入信號Vin的量化情況。圖6為用于實現(xiàn)12位流水線ADC 50中第一流水線級53之子ADC 500的開關電容 電路的電路示意圖。子ADC 500包括八個ADC級501-508。八個ADC級501-508連接至鎖 存器550。每個ADC級包括運算放大器510、第一電容電路和第二電容電路。其中運算放大 器510具有第一輸入端(例如非反向輸入端I+)、第二輸入端(例如反向輸入端I-)、第一 輸出端(例如差分輸出端Out-)以及第二輸出端(例如差分輸出端Out+)。第一電容電路 與運算放大器510的非反向輸入端1+連接，包括第三電容(例如電容C3)和第四電容(例 如電容C4)。第二電容電路與運算放大器510的反向輸入端I-連接，也包括電容C3和電容 C4。運算放大器510的差分輸出端Out-和Out+連接至鎖存器530。運算放大器510的非反 向輸入端1+連接第一電容電路中電容C3的第一端以及電容C4的第一端。在本實施例中， 電容C3與電容C4的電容值比率為3 1，即若C3 = 3C，則C4 = C。第一電容電路中電容 C3的第二端分別經(jīng)由切換器phi、第三切換器(例如ph2_x4)以及第四切換器(例如ph2_ xl)與模擬輸入信號Vin的差分輸入In+、共享電壓Vcm以及參考電壓(l/2XVref X7/8) 連接，其中Vref = Vrefp-Vrefn。第一電容電路中電容C4的第二端分別經(jīng)由切換器phi 以及ph2與模擬輸入信號Vin的差分輸入In+以及參考電壓(l/2XVref X7/8)連接。運 算放大器510的反向輸入端I-連接第二電容電路中電容C3的第一端和電容C4的第一端。 第二電容電路中電容C3的第二端分別經(jīng)由切換器phi、第三切換器(例如ph2_x4)以及第 四切換器(例如Ph2_xl)與模擬輸入信號Vin的差分輸入In-、共享電壓Vcm以及參考電 壓(-1/2XVref X7/8)連接。第二電容電路中電容C4的第二端分別經(jīng)由切換器phi以及 ph2與模擬輸入信號Vin的差分輸入In-以及參考電壓(-1/2 X Vref X 7/8)連接。在第一 時鐘相位(采樣相位)中，切換器Phl閉合，其它切換器打開。電容C3和C4均連接至模擬 輸入信號Vin的差分輸入In+和In-，以將模擬輸入信號Vin導入子ADC級。在第二時鐘相 位(放大相位)中當增益為第一增益(例如增益為4)時，切換器ph2和ph2_x4閉合，其它 切換器打開。在此情形下，第一電容電路中電容C4連接至參考電壓(1/2XVref X7/8)，第二電容電路中電容C4連接至參考電壓(-1/2 X Vref X 7/8)，而電容C3均連接至共享電壓 Vcm,即未使用電容C3，此時稱電容C3處于無效模式，僅電容C4向第一電容電路以及第二電 容電路提供電容值(也稱為第三電容值)。則運算放大器510的非反向輸入端和反向輸入 端中每一個的總電容值為C(即電容C4的電容值)。在第二時鐘相位(放大相位)時，當增 益為第二增益(例如增益為1)時，切換器ph2和ph2_xl閉合，其它切換器打開。在此情形 下，如圖所示，與運算放大器510的非反向輸入端1+連接的電容C3和C4連接至參考電壓 (1/2 X Vref X 7/8)，與運算放大器510的反向輸入端I-連接的電容C3和C4連接至參考電 壓(-1/2 X Vref X 7/8)，此時稱電容C3處于有效模式，電容C3和電容C4共同向第一電容電 路以及第二電容電路提供電容值(也稱為第四電容值)。則運算放大器510的非反向輸入 端和反向輸入端中每一個的總電容值為3C+C = 4C。 本發(fā)明雖以較佳實施例描述，然而并不限于此。各種變形、修改和所述實施例各種 特征的組合均屬于本發(fā)明所主張的范圍，本發(fā)明的權利范圍應以申請專利權利要求為準。
權利要求
一種乘法數(shù)模轉(zhuǎn)換器，包括運算放大器，具有第一輸入端、第二輸入端和輸出端；相位切換裝置，連接至所述運算放大器的所述第一輸入端，用于將所述乘法數(shù)模轉(zhuǎn)換器在采樣相位和放大相位間切換；以及多個乘法數(shù)模轉(zhuǎn)換器裝置，連接至所述運算放大器的所述第一輸入端，其中每個乘法數(shù)模轉(zhuǎn)換器裝置接收輸入信號，并且在所述采樣相位中，每個乘法數(shù)模轉(zhuǎn)換器裝置具有第一電容值以為所述輸入信號提供第一增益，或者具有第二電容值以為所述輸入信號提供第二增益。
2.根據(jù)權利要求1所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，每個乘法數(shù)模轉(zhuǎn)換器裝置包 括連接至所述運算放大器的第一電容和第二電容，切換所述第一電容至有效模式，使得所 述第一電容和所述第二電容共同提供所述第一電容值，以使所述輸入信號具有所述第一增 益；當切換所述第一電容至無效模式時，僅所述第二電容提供所述第二電容值，以使所述輸 入信號具有所述第二增益。
3.根據(jù)權利要求2所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，在所述采樣相位期間，處于所 述有效模式時所述第一電容連接至所述輸入信號，而處于所述無效模式時所述第一電容連 接至共享電壓，以及所述第二電容連接至所述輸入信號。
4.根據(jù)權利要求3所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述第一電容經(jīng)由第一切換 器連接至所述輸入信號，并經(jīng)由第二切換器連接至所述共享電壓，在所述有效模式時，所述 第一切換器閉合以及所述第二切換器打開，在所述無效模式時，所述第一切換器打開以及 所述第二切換器閉合。
5.一種流水線模數(shù)轉(zhuǎn)換器，包括多個流水線級，其中第一流水線級包括子模數(shù)轉(zhuǎn)換器，用以接收輸入信號，選擇性的 向所述輸入信號提供第一增益或者第二增益，以產(chǎn)生已放大輸入信號，并將所述已放大輸 入信號量化為比特；以及乘法數(shù)模轉(zhuǎn)換器，用以接收所述輸入信號以及所述子模數(shù)轉(zhuǎn)換器 產(chǎn)生的所述比特，對所述輸入信號根據(jù)已選擇增益進行放大，產(chǎn)生另一已放大輸入信號，并 轉(zhuǎn)換所述比特為模擬結果，將所述另一已放大輸入信號減去所述模擬結果產(chǎn)生差值，放大 所述差值以產(chǎn)生余數(shù)，其中，每個其它的流水線級包括子模數(shù)轉(zhuǎn)換器，從之前的流水線級 接收所述余數(shù)并將所述余數(shù)量化為比特；以及乘法數(shù)模轉(zhuǎn)換器，從所述之前的流水線級接 收所述余數(shù)作為輸入信號，并從所述子模數(shù)轉(zhuǎn)換器接收所述比特，轉(zhuǎn)換所述比特為模擬結 果，將所述輸入信號減去所述模擬結果以產(chǎn)生差值，放大所述差值，生成新余數(shù)，以及誤差校正邏輯電路，從所述多個流水線級接收所述比特，并將所述比特組合為數(shù)字輸 出信號。
6.根據(jù)權利要求5所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述第一流水線級的所述 乘法數(shù)模轉(zhuǎn)換器包括運算放大器，具有第一輸入端、第二輸入端和輸出端；以及多個乘法數(shù)模轉(zhuǎn)換器裝置，連接所述運算放大器的所述第一輸入端，每個乘法數(shù)模轉(zhuǎn) 換器裝置接收所述輸入信號，提供第一電容值，可使所述輸入信號具有第一增益，提供第二 電容值，可使所述輸入信號具有第二增益。
7.根據(jù)權利要求6所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，每個乘法數(shù)模轉(zhuǎn)換器裝置包括與所述運算放大器連接的第一電容和第二電容，切換所述第一電容至有效模式，使得 所述第一電容和所述第二電容共同提供所述第一電容值，以使所述輸入信號具有所述第一 增益，當切換所述第一電容至無效模式時，僅所述第二電容提供所述第二電容值，以使所述 輸入信號具有所述第二增益。
8.根據(jù)權利要求7所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，處于所述有效模式時所述 第一電容連接至所述輸入信號，而處于所述無效模式時所述第一電容連接至共享電壓，以 及所述第二電容連接至所述輸入信號。
9.根據(jù)權利要求8所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述第一電容經(jīng)由第一切 換器連接至所述輸入信號，并經(jīng)由第二切換器連接至所述共享電壓，在所述有效模式時，所 述第一切換器閉合以及所述第二切換器打開，在所述無效模式時，所述第一切換器打開以 及所述第二切換器閉合。
10.根據(jù)權利要求5所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述第一流水線級的所述 子模數(shù)轉(zhuǎn)換器包括鎖存器；以及多個模數(shù)轉(zhuǎn)換器級，與所述鎖存器連接，其中每個模數(shù)轉(zhuǎn)換器級包括運算放大器，具 有第一輸入端、第二輸入端、第一輸出端和第二輸出端，所述第一輸出端和所述第二輸出端 耦接所述鎖存器；第一電容電路，與所述運算放大器的所述第一輸入端連接，在所述輸入信 號具有所述第一增益時，可提供第三電容值，在所述輸入信號具有所述第二增益時，可提供 第四電容值；以及第二電容電路，與所述運算放大器的所述第二輸入端連接，在所述輸入信 號具有所述第一增益時，可提供所述第三電容值，在所述輸入信號具有所述第二增益時，可 提供所述第四電容值。
11.根據(jù)權利要求10所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述第一電容電路和所 述第二電容電路均包括連接至所述運算放大器的第三電容和第四電容，在所述輸入信號具 有所述第一增益時，切換所述第三電容至無效模式，僅所述第四電容提供所述第三電容值， 在所述輸入信號具有所述第二增益時，切換所述第三電容至有效模式，所述第三電容和所 述第四電容共同提供所述第四電容值。
12.根據(jù)權利要求11所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，在放大相位時，處于所述 有效模式時所述第三電容連接至參考電壓，處于所述無效模式時連接至共享電壓，以及所 述第四電容連接至所述參考電壓。
13.根據(jù)權利要求12所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述第三電容經(jīng)由第三 切換器連接至所述共享電壓，并經(jīng)由第四切換器連接至所述參考電壓，在所述無效模式時， 所述第三切換器閉合所述以及第四切換器打開，在所述有效模式時，所述第三切換器打開 以及所述第四切換器閉合。
全文摘要
一種流水線模數(shù)轉(zhuǎn)換器以及乘法數(shù)模轉(zhuǎn)換器。流水線模數(shù)轉(zhuǎn)換器包括多個流水線級和誤差校正邏輯電路，第一流水線級包括子模數(shù)轉(zhuǎn)換器，對輸入信號提供第一增益或第二增益，產(chǎn)生已放大輸入信號并將其量化為比特；以及乘法數(shù)模轉(zhuǎn)換器，對輸入信號放大產(chǎn)生另一已放大輸入信號，轉(zhuǎn)換所述比特為模擬結果，并產(chǎn)生余數(shù)，以及誤差校正邏輯電路，組合所述比特為數(shù)字輸出信號。利用本發(fā)明，在無需采樣保持放大器和移除可編程增益放大級時，仍可提供可編程增益功能。
文檔編號H03M1/66GK101931413SQ20091017625
公開日2010年12月29日 申請日期2009年9月11日 優(yōu)先權日2009年6月25日
發(fā)明者周煜凱 申請人:聯(lián)發(fā)科技股份有限公司